公开(公告)号：CN100517721C

公开(公告)日：2009-07-22

申请号：CN200510109674.6

申请日：2005-09-19

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  韩晶昱

IPC: H01L27/115 ,  H01L29/788 ,  H01L21/8247 ,  H01L21/336

CPC classification number: H01L29/7885 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/42328

Abstract: 在一个实施例中，半导体器件包括具有第一结区和第二结区的半导体基板。在该基板上设置绝缘的浮置栅极。该浮置栅极至少与第一结区部分交叠。在浮置栅极上设置绝缘的编程栅极。编程栅极具有弯曲的上表面。半导体器件还包括设置在基板上并靠近浮置栅极的绝缘的擦除栅极。该擦除栅极与第二结区部分交叠。

公开(公告)号：CN100474567C

公开(公告)日：2009-04-01

申请号：CN200410081976.2

申请日：2004-12-29

Applicant: 三星电子株式会社

Inventor： 金载晟 ,  崔容硕 ,  尹胜范 ,  金龙泰 ,  朴永森

IPC: H01L21/8247 ,  H01L21/8246 ,  H01L27/115 ,  H01L27/105 ,  H01L29/788

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/42328

Abstract: 本发明公开一种包括形成在半导体基底上的通道介电层、浮动栅层、层间介电层和至少两个模层的闪存器件及其制造方法。通过顺序对所述层布图，形成彼此对准的第一模层布图和浮动栅层布图。有选择地横向蚀刻第一模层布图的侧面的露出部分，从而形成在其侧面内具有凹槽的第一模层第二布图。在半导体基底上形成邻近浮动栅层布图的栅介电层。在栅介电层上形成控制栅，该控制栅的宽度由所述第二模层布图中的凹槽预定。通过除去第一模层第二布图，在控制栅的侧壁上形成间隔件。使用所述间隔件作为蚀刻掩膜有选择地蚀刻层间介电层的露出部分和浮动栅层布图，从而形成浮动栅，其宽度由所述凹槽和间隔件的宽度决定。

公开(公告)号：CN1841783A

公开(公告)日：2006-10-04

申请号：CN200610009391.9

申请日：2006-03-07

Applicant: 三星电子株式会社

Inventor： 姜盛泽 ,  尹胜范 ,  韩晶昱 ,  田喜锡 ,  崔容硕 ,  徐辅永 ,  权赫基

IPC: H01L29/788 ,  H01L29/40 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/7885 ,  G11C16/0425 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42328

Abstract: 披露了非易失性存储器件以及制造非易失性存储器件的方法。更具体地说，提供了这样一种分裂栅极储存器件，其具有的架构提供增强的浮置栅极耦合比，由此能够提高写入和擦除效率和性能。

公开(公告)号：CN1794458A

公开(公告)日：2006-06-28

申请号：CN200510109674.6

申请日：2005-09-19

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  韩晶昱

IPC: H01L27/115 ,  H01L29/788 ,  H01L21/8247 ,  H01L21/336

CPC classification number: H01L29/7885 ,  H01L27/115 ,  H01L27/11519 ,  H01L27/11521 ,  H01L29/42328

Abstract: 在一个实施例中，半导体器件包括具有第一结区和第二结区的半导体基板。在该基板上设置绝缘的浮置栅极。该浮置栅极至少与第一结区部分交叠。在浮置栅极上设置绝缘的编程栅极。编程栅极具有弯曲的上表面。半导体器件还包括设置在基板上并靠近浮置栅极的绝缘的擦除栅极。该擦除栅极与第二结区部分交叠。

公开(公告)号：CN1614787A

公开(公告)日：2005-05-11

申请号：CN200410100545.6

申请日：2004-09-15

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  金龙泰

IPC: H01L29/788 ,  H01L29/792 ,  H01L27/115 ,  H01L21/336 ,  H01L21/8234 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L21/28282 ,  H01L27/11568 ,  H01L29/4232 ,  H01L29/792

Abstract: 本发明涉及局部长度氮化物SONOS器件及其制造方法，其中提供一个局部长度氮化物浮栅结构，用于减少或避免氮化物浮栅中的横向电子迁移。该结构包括一个导致器件具有较低的阈值电压的薄栅氧化物。另外，局部长度氮化物层是自对准的，这避免氮化物的对准偏差，因此导致器件间阈值电压变化的减小。

公开(公告)号：CN1614768A

公开(公告)日：2005-05-11

申请号：CN200410092216.1

申请日：2004-11-03

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范

IPC: H01L21/8239 ,  H01L21/8247 ,  H01L29/78 ,  H01L27/105 ,  H01L27/115

CPC classification number: H01L29/7885 ,  H01L27/115 ,  H01L27/11521

Abstract: 一种分离栅极型非易失性存储器的制造方法，其中生成控制栅极通过自对准工艺实现。该方法包括：在衬底上生成栅绝缘膜和导电层；在导电层上生成掩模图案使导电层露出；选择氧化露出导电层生成栅间氧化膜；除掉栅间氧化膜间的掩模图案来限定第二开口；在第二开口内壁上生成隔层；掩模图案、隔层和栅间氧化膜作为刻蚀掩模刻蚀导电层，使栅绝缘膜露出限定第三开口；离子注入掺杂剂至第三开口中生成源区；填充第三开口生成绝缘膜塞；除掉掩模图案和隔层使绝缘膜塞侧面露出；栅间氧化膜作为刻蚀掩模干刻蚀导电层的露出表面，露出栅绝缘膜生成一对浮置栅；在浮置栅侧壁上生成隧道绝缘膜；应用自对准法在绝缘膜塞壁上生成隔层控制栅；和生成漏区。

公开(公告)号：CN100552978C

公开(公告)日：2009-10-21

申请号：CN200610009391.9

申请日：2006-03-07

Applicant: 三星电子株式会社

Inventor： 姜盛泽 ,  尹胜范 ,  韩晶昱 ,  田喜锡 ,  崔容硕 ,  徐辅永 ,  权赫基

IPC: H01L29/788 ,  H01L29/40 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/7885 ,  G11C16/0425 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11521 ,  H01L29/42328

Abstract: 披露了分裂栅极存储单元及制造其阵列的方法，该存储单元包括：形成于半导体衬底中的第一和第二扩散区；在第一和第二扩散区之间形成于半导体衬底上的浮置栅电极，其中浮置栅电极的第一侧与所述第一扩散区的一部分重叠；在浮置栅电极的第二侧和第二扩散区之间形成于半导体衬底上的控制栅电极；设置于控制栅电极和浮置栅电极的第二侧之间的隧穿介质层；形成于半导体衬底中的第一扩散区上且与所述浮置栅电极的第一侧相邻的耦合栅电极；以及设置于耦合栅电极和浮置栅电极的第一侧之间的耦合介质层，其中耦合介质层的厚度小于隧穿介质层的厚度。这样的分裂栅极储存器件具有的架构提供增强的浮置栅极耦合比，由此能够提高写入和擦除效率和性能。

公开(公告)号：CN100514605C

公开(公告)日：2009-07-15

申请号：CN200410092216.1

申请日：2004-11-03

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范

IPC: H01L21/8239 ,  H01L21/8247 ,  H01L29/78 ,  H01L27/105 ,  H01L27/115

CPC classification number: H01L29/7885 ,  H01L27/115 ,  H01L27/11521

Abstract: 一种分离栅极型非易失性存储器的制造方法，其中通过自对准工艺生成控制栅极。该方法包括：在衬底上生成栅绝缘膜和导电层；在导电层上生成掩模图案使导电层露出；选择氧化露出导电层生成栅间氧化膜；除掉栅间氧化膜间的掩模图案来限定第二开口；在第二开口侧壁上生成隔层；掩模图案、隔层和栅间氧化膜作为刻蚀掩模刻蚀导电层，使栅绝缘膜露出限定第三开口；离子注入掺杂剂至第三开口中生成源区；填充第三开口生成绝缘膜塞；除掉掩模图案和隔层使绝缘膜塞侧面露出；栅间氧化膜作为刻蚀掩模干刻蚀导电层的露出表面，露出栅绝缘膜生成一对浮置栅；在浮置栅侧壁上生成隧道绝缘膜；应用自对准法在绝缘膜塞侧壁上生成隔层控制栅；和生成漏区。

公开(公告)号：CN100466232C

公开(公告)日：2009-03-04

申请号：CN200510068907.2

申请日：2005-04-27

Applicant: 三星电子株式会社

Inventor： 田喜锡 ,  尹胜范 ,  金龙泰

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/42324 ,  H01L29/66825

Abstract: 本发明公开了一种制造EEPROM单元的方法，该方法包括：在半导体衬底上生长第一氧化物层；在第一氧化物层上形成第一导电层；通过构图第一导电层和第一氧化物层形成第一导电图案和隧道氧化物层，隧道氧化物层位于第一导电图案下；在第一导电图案的侧壁上形成栅极氧化物层且在第一导电图案的两侧形成第二导电图案；通过电连接第一和第二导电图案形成浮动栅极的导电层；在浮动栅极的导电层上形成耦合氧化物层；在耦合氧化物层上形成第三导电层；和通过构图第三导电层、耦合氧化物层和浮动栅极的导电层形成彼此隔开的选择晶体管和控制晶体管，其中在隧道氧化物层上形成包括栅极叠层的选择晶体管，且控制晶体管包括栅极叠层。

公开(公告)号：CN100401521C

公开(公告)日：2008-07-09

申请号：CN200410063137.8

申请日：2004-05-20

Applicant: 三星电子株式会社

Inventor： 姜盛泽 ,  韩晶昱 ,  尹胜范 ,  朴成佑

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/42324 ,  H01L29/66825 ,  H01L29/7841

Abstract: 一种EEPROM单元结构，具有非均匀的栅极电介质厚度，可以包括：一半导体基板；基板上的一存储器晶体管和一选择晶体管；以及在基板中晶体管之间形成的并且部分地延伸到存储器晶体管下面的一浮动结；存储器晶体管中的一栅极电介质层，沿横向被安排到厚度为Ttunnel的隧道区中并且与浮动结的一部分重叠，厚度为Tnear＞Ttunnel并且位于隧道区旁边与该选择晶体管对应的近沟道区，以及厚度为Tfar＜Tnear并且位于近沟道层旁边与隧道区对应的远沟道区。一种制造这种EEPROM单元结构的相关的方法包括相应的步骤。