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公开(公告)号：CN112885715A
公开(公告)日：2021-06-01
申请号：CN202110022516.6
申请日：2021-01-08
Applicant: 中国科学院微电子研究所
IPC: H01L21/268 , H01L29/40 , H01L29/417
Abstract: 本申请涉及一种半导体器件的制造方法，包括：提供包括源/漏区和栅极堆叠的衬底；在源/漏区表面形成光吸收层；采用激光加热对形成有光吸收层的所述源/漏区进行非晶化注入处理；去除所述光吸收层以露出非晶化注入处理的所述源/漏区表面；在露出的非晶化注入处理的所述源/漏区表面形成掺杂膜层；对形成有掺杂膜层的所述源/漏区表面进行退火处理。采用本申请的激光技术进行非晶化注入处理，以及随后的退火处理，能够同时替代了原有的预非晶化离子注入(PAI)和接触孔注入，从而有效减少以往再结晶层的下面区域所产生的缺陷，从而提高半导体器件的性能。
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公开(公告)号：CN112652607A
公开(公告)日：2021-04-13
申请号：CN202011430362.6
申请日：2020-12-09
Applicant: 中国科学院微电子研究所
IPC: H01L23/528 , H01L23/532 , H01L21/768
Abstract: 本发明提供了一种金属互连结构、半导体器件及提高扩散阻挡层性能的方法，该金属互连结构包括互连金属层、钝化层和扩散阻挡层，所述钝化层连接在所述互连金属层和所述扩散阻挡层之间；所述扩散阻挡层为Co基合金层；所述钝化层为利用等离子体(plasma)处理所述扩散阻挡层的表面形成。该金属互连结构通过将扩散阻挡层设置为Co基合金层，可以在减少扩散阻挡层电阻率的同时为互连线保留更多有效体积；而且利用特殊气体对Co基合金层进行等离子体处理，使得其表面形成钝化层，提高阻挡特性。
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公开(公告)号：CN108807279B
公开(公告)日：2021-01-22
申请号：CN201810664793.5
申请日：2018-06-25
Applicant: 中国科学院微电子研究所
IPC: H01L21/8238 , H01L27/092
Abstract: 本申请提供了一种半导体结构与其制作方法。该半导体结构的制作方法包括：步骤S1，形成具有凹槽的基底，基底包括衬底与介电层；步骤S2，在凹槽中设置半导体材料，形成纳米线；步骤S3，在纳米线的裸露表面上以及介电层的裸露表面设置结构层，纳米线的材料与结构层的材料相同的制作方法中，在基底中形成凹槽，然后在凹槽中填充半导体材料，形成纳米线，该纳米线的材料与结构层的材料相同，这样该纳米线实际上作为该结构层的种子层，使得后续生长得到的结构层的缺陷较少，质量较好，进一步保证了该半导体结构具有良好的性能。
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公开(公告)号：CN111180519A
公开(公告)日：2020-05-19
申请号：CN202010010654.8
申请日：2020-01-06
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L21/336 , H01L29/08 , H01L29/06 , H01L27/088
Abstract: 本发明公开了一种半导体器件及其制备方法、集成电路及电子设备。涉及半导体技术领域，以降低源极或漏极的串联电阻和接触电阻，提高半导体器件性能。所述半导体器件包括衬底、有源层、源极、漏极和栅堆叠结构；其中，有源层形成在衬底的表面；有源层具有第一面状有源部、第二面状有源部以及用于连接的至少一条鳍状有源部；源极覆盖在第一面状有源部背离衬底的表面；漏极覆盖在第二面状有源部背离衬底的表面；栅堆叠结构形成在至少一条鳍状有源部和衬底上。所述半导体器件的制备方法用于制备所述半导体器件。所述集成电路包括上述半导体器件。本发明提供的半导体器件用于电子设备。
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公开(公告)号：CN111063798A
公开(公告)日：2020-04-24
申请号：CN201911382651.0
申请日：2019-12-27
Applicant: 中国科学院微电子研究所
Abstract: 本申请提供一种刻蚀方法，在衬底上从下至上可以依次形成底层电极膜层、固定磁性膜层、隧穿绝缘膜层、自由磁性膜层和顶层电极膜层，分别对顶层电极膜层、自由磁性膜层和隧穿绝缘膜层进行刻蚀，形成顶层电极层、自由磁性层和隧穿绝缘层的堆叠层，在堆叠层的侧壁形成侧墙，侧墙可以在对固定磁性膜层进行刻蚀形成固定磁性层的过程中保护堆叠层。也就是说，在进行固定磁性模层的刻蚀时，隧穿绝缘层的侧壁已经形成有侧墙，因此不会有金属飞溅到隧穿绝缘层的侧壁上，也不会对隧穿绝缘层造成刻蚀损伤，保证了隧穿绝缘层的结构完整性和功能完整性，因此提高了器件的可靠性。
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Patent Agency Ranking
公开(公告)号：CN108063168B
公开(公告)日：2020-03-06
申请号：CN201711346331.0
申请日：2017-12-14
Applicant: 中国科学院微电子研究所
IPC: H01L31/0352 , H01L31/18
Abstract: 本发明公开了一种基于应变调控的Ge光电探测器及其制作方法。其中，Ge光电探测器，包括：缓冲层外延衬底，为SOI衬底与缓冲层形成的结构，或GeOI衬底；Ge PIN结构，形成于缓冲层外延衬底之上；以及应变介质层，形成于缓冲层外延衬底之上，环绕于Ge PIN结构的周围，对该Ge PIN结构产生张应变并进行调控，以增强Ge PIN结构中的载流子迁移率。该Ge光电探测器及其制作方法提高了探测器的响应速度，降低了暗电流和制作成本。
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公开(公告)号：CN105762187B
公开(公告)日：2020-01-03
申请号：CN201410790105.1
申请日：2014-12-17
Applicant: 中国科学院微电子研究所
IPC: H01L29/78 , H01L23/535 , H01L21/336 , H01L21/768
Abstract: 一种半导体器件，包括：多个鳍片，在衬底上沿第一方向延伸；多个栅极堆叠和多个接触线条，在衬底上沿第二方向延伸并跨越多个鳍片；绝缘层，填充在多个栅极堆叠和多个接触线条之间；源漏区，在多个鳍片中、分布在多个栅极堆叠两侧；其中，相邻两个栅极堆叠之间有一个或多个接触线条，接触线条在源漏区上构成源漏接触。依照本发明的半导体器件及其制造方法，采用双重图形化工艺横跨鳍片结构形成间隔排列的牺牲栅极线条和牺牲源漏接触线条，通过选择性刻蚀分别依次去除两者而填充最终栅极和最终源漏接触，提高了源漏接触的可靠性。
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公开(公告)号：CN109920759A
公开(公告)日：2019-06-21
申请号：CN201910108642.6
申请日：2019-02-03
Applicant: 中国科学院微电子研究所
IPC: H01L21/78 , H01L21/3065 , B23K10/00 , B23K26/38
Abstract: 本申请提供了一种芯片的切割方法，该切割方法包括：采用激光在芯片背面的预定区域进行切割，得到切割凹槽；采用等离子体刻蚀法在芯片正面的预定区域进行刻蚀，得到多个芯片单元，其中，芯片正面的预定区域在芯片背面的投影与芯片背面的预定区域重合。该切割方法中，只从背面对芯片的部分厚度进行激光切割，激光切割产生的热量较少，对芯片的性能基本不会造成影响，对芯片的包括正面的部分厚度采用损伤更小的等离子体进行刻蚀，使得晶圆的有效利用面积增大，该方法避免只用激光切割法将芯片切割为多个单元切割芯片导致的芯片的性能发生改变甚至失效的问题，保证了切割形成的各个芯片单元的性能较好。
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公开(公告)号：CN109904309A
公开(公告)日：2019-06-18
申请号：CN201910208579.3
申请日：2019-03-19
Applicant: 中国科学院微电子研究所
Abstract: 本发明提供一种多态磁存储器及其制造方法，自旋轨道耦合层上设置有磁阻隧道结，沿磁阻隧道结一侧注入掺杂离子之后，进行热退火，从而，在自旋轨道耦合层所在平面内、垂直于电流方向上，在磁阻隧道结内的掺杂离子具有浓度的梯度变化，进而，在垂直于电流方向上形成对称性的破坏，当自旋轨道耦合层中通入电流时，无需外加磁场，磁阻随电流线性多态输出，实现多态存储，可以满足神经网络突触的硬件需求，应用至神经网络计算中。
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