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公开(公告)号：CN107653446A
公开(公告)日：2018-02-02
申请号：CN201610591642.2
申请日：2016-07-26
Applicant: 中国科学院上海微系统与信息技术研究所
CPC classification number: C23C16/0272 , C23C16/26
Abstract: 本发明提供一种提高石墨烯成核密度的石墨烯生长方法，包括如下步骤：S1：提供一Ge衬底，对所述Ge衬底进行离子注入；S2：进行退火，使所述Ge衬底中的注入离子至少有一部分析出到所述Ge衬底表面，以增加所述Ge衬底表面的石墨烯成核点；S3：提供碳源，在所述Ge衬底表面生长得到石墨烯。本发明为石墨烯在Ge表面的生长提供了更多的成核点，从而提高石墨烯的成核密度，大大的增加了石墨烯的生长速度，有利于减少石墨烯的生产成本，并可以通过调节离子的注入剂量与注入能量来调制石墨烯的成核密度。
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公开(公告)号：CN104570207B
公开(公告)日：2017-12-29
申请号：CN201510028170.5
申请日：2015-01-20
Applicant: 中科院南通光电工程中心 , 中国科学院上海微系统与信息技术研究所
IPC: G02B6/122
Abstract: 本发明提供一种大角度准自准直光子晶体及其准直度定量方法，所述大角度准自准直光子晶体至少包括：矩形晶格光子晶体介质柱；位于该光子晶体外起抗反射层作用的单排抗反射介质柱；所述光子晶体介质柱及所述抗反射介质柱处在空气介质中，可通过刻蚀SOI衬底的顶层硅得到。本发明的优点包括：基于最小二乘法来定量光子晶体等频线的准直度，改变光子晶体晶格对称性可实现准自准直光束传播，同时通过优化单排光子晶体介质柱的结构参数，可使得大角度入射光束能高效耦合进入准自准直光子晶体，制作工艺与CMOS工艺完全兼容，无需复杂工艺，加工成本低。
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公开(公告)号：CN107516676A
公开(公告)日：2017-12-26
申请号：CN201610435759.1
申请日：2016-06-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L29/423 , H01L21/336 , H01L21/28
CPC classification number: H01L29/78 , H01L29/42356 , H01L29/66568
Abstract: 本发明提供一种基于SOI的MOS器件结构及其制作方法，所述结构包括背衬底、绝缘埋层、有源区以及浅沟槽隔离结构；其中：所述有源区中形成有MOS器件，所述MOS器件包括栅区、位于所述栅区下的体区、位于所述体区横向第一侧的第一导电类型源区及位于所述体区横向第二侧的第一导电类型漏区；其中：所述栅区两端均向其横向第二侧方向延伸，形成“L”型弯折角；所述有源区还包括第二导电类型体接触区；所述体接触区与所述体区接触，并包围所述源区的纵向两端及底部；所述体接触区的掺杂浓度大于所述体区的掺杂浓度。本发明可全面抑制由于SOI器件总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，并且可以保证源区的有效宽度，不会损失器件的驱动能力。
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公开(公告)号：CN107516650A
公开(公告)日：2017-12-26
申请号：CN201610435778.4
申请日：2016-06-17
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/8244 , H01L27/11 , H01L29/423
CPC classification number: H01L27/1104 , H01L27/1116 , H01L29/42356
Abstract: 本发明提供一种基于SOI的单端口SRAM单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三NMOS晶体管及第四NMOS晶体管组成。本发明中，组成第一反相器及第二反相器的四个晶体管的栅区两端均呈“L”型弯折，体接触区与体区接触，并包围源区的纵向两端及底部。本发明可以在牺牲较小单元面积的情况下，全面抑制总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电，并且可以保证晶体管源区的有效宽度，不会损失晶体管的驱动能力。并且本发明在有效抑制总剂量效应的同时，还可以抑制晶体管的浮体效应。本发明的制作方法具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN104681055B
公开(公告)日：2017-10-27
申请号：CN201510107550.8
申请日：2015-03-11
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C7/06
Abstract: 本发明提供一种灵敏放大器，至少包括：电流隔离电路，用于隔离输入信号及输出信号；连接于所述电流隔离电路的电流放大电路，用于将输入电流放大，并输出相应电压信号；连接于所述电流放大电路的降压电路，用于对所述电流放大电路输出的信号进行降压；连接于所述降压电路的锁存电路，用于锁存所述降压电路输出的信号；连接于所述锁存电路的偏置电路，用于为所述锁存电路提供偏置。本发明的高速电流灵敏放大器不仅时序控制简单，而且有效缩短灵敏放大器读取时间，适于静态随机存储器电路设计，特别适于高速度设计。另外，基于0.13微米SOI CMOS工艺，其仿真结果显示：当灵敏放大器输出电压高电平为70％VDD时，所需时间为51pS。
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Patent Agency Ranking
公开(公告)号：CN104157579B
公开(公告)日：2017-10-03
申请号：CN201410457619.5
申请日：2014-09-10
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L21/336
Abstract: 本发明提供一种多沟道全包围栅极的半导体器件结构的制备方法，所述制备方法包括步骤：1）提供一硅衬底，于所述硅衬底表面形成Ge底层；2）在所述Ge底层上生长SiGe/Ge周期结构，最上一层用Ge覆盖；3）于所述SiGe/Ge周期结构及Ge底层中刻蚀出直至所述硅衬底的多个间隔排列的凹槽；4）采用选择性腐蚀工艺去除凹槽之间的SiGe/Ge周期结构中的SiGe，形成具有间隔的多层Ge结构；5）于所述多层Ge结构的上表面及多层Ge结构之间及侧壁形成栅介质层。本发明提供了一种工艺简单，成本低廉的多沟道全包围栅极的半导体器件结构的制备方法，所制备的半导体器件结构具有多个沟道，可以进一步提高器件性能。本发明具有结构及工艺简单，集成度高等优点，适用于工业生产。
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公开(公告)号：CN106952954A
公开(公告)日：2017-07-14
申请号：CN201610008650.X
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/417 , H01L29/08
CPC classification number: H01L29/78 , H01L29/0603 , H01L29/0847 , H01L29/41725 , H01L29/66477
Abstract: 本发明提供一种SOI MOS器件及其制作方法，所述SOI MOS器件的源区采用加固源区，其结构由中间部分的重掺杂第一导电类型区、从纵向两端及横向外端包围所述重掺杂第一导电类型区的重掺杂第二导电类型区以及浅第一导电类型区组成，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应的缺点，且本发明还具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN106952914A
公开(公告)日：2017-07-14
申请号：CN201610008668.X
申请日：2016-01-07
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/11 , H01L29/08 , H01L21/8244 , G11C11/412
CPC classification number: H01L27/1104 , G11C11/412 , H01L29/0847
Abstract: 本发明提供一种SOI单端口静态随机存储器单元及其制作方法，所述单元包括：第一反相器，由第一PMOS晶体管及第一NMOS晶体管组成；第二反相器，由第二PMOS晶体管及第二NMOS晶体管组成；获取管，由第三NMOS晶体管及第四NMOS晶体管组成。本发明中，组成第一反相器及第二反相器的四个晶体管的源极均采用加固源区，这种加固源区在不增加器件的面积的情况下可有效抑制SOI器件的总剂量效应导致的Box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制晶体管的浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应导致的漏电的缺点。并且本发明的方法具有制造工艺简单、与常规CMOS工艺相兼容等优点。
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公开(公告)号：CN104200836B
公开(公告)日：2017-02-15
申请号：CN201410417988.1
申请日：2014-08-22
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G11C11/413 , G11C29/08
Abstract: 本发明提供一种表征随机存储器单元抗电流噪声容限的方法及测试结构，所述存储器单元的表征抗电流噪声容限的方法步骤为：扫描单元第一存储节点的电压，得到该扫描电压与供电电流关系曲线；反扫描第二存储节点的电压，得到该扫描电压与供电电流关系曲线；将两条曲线叠加得一相交于三点的曲线；计算两侧点分别与中间点的电流差值，取两者较小值，其值即为单元的最大抗电流噪声容限值；本发明还提供本表征单元抗电流噪声容限的测试结构。本发明的表征静态随机存储器单元抗电流噪声容限的方法及测试结构具有直观、测量精确，适用性强等优点。
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公开(公告)号：CN105895801A
公开(公告)日：2016-08-24
申请号：CN201610527906.8
申请日：2016-07-06
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L45/00
CPC classification number: H01L45/16 , H01L45/165
Abstract: 本发明提供一种利用离子注入剥离技术制备单晶氧化物阻变存储器的方法，包括以下步骤：1）提供氧化物单晶衬底；2）自注入面向所述氧化物单晶衬底内进行离子注入，而后在注入面形成下电极；或在注入面形成下电极，而后自注入面向氧化物单晶衬底内进行离子注入；3）提供支撑衬底，将步骤2）得到的结构与支撑衬底键合；4）沿缺陷层剥离部分氧化物单晶衬底，以得到氧化物单晶薄膜，并使得到的氧化物单晶薄膜及下电极转移至支撑衬底上；5）在氧化物单晶薄膜表面形成上电极。本发明有效地降低了剥离及转移薄膜所需的离子总注入剂量，进而缩短了制备周期，节约了生产成本；同时，使用该方法还可以解决部分材料使用单一离子注入无法实现剥离的问题。
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