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公开(公告)号：CN116364147A
公开(公告)日：2023-06-30
申请号：CN202310179260.9
申请日：2023-02-28
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: G11C11/408 , G11C11/4094 , G11C11/4097 , G11C7/18 , G11C7/12 , G11C8/14 , G11C8/08
Abstract: 本申请实施例提供了一种DRAM存储单元电路及DRAM存储器，包括第一晶体管，第一晶体管的源极接地，栅极寄生电容用于存储数据；第二晶体管，第二晶体管的源极接地，栅极寄生电容用于存储数据；第三晶体管，第三晶体管的漏极与第一位线电连接，源极与第一晶体管的漏极、第二晶体管的栅极电连接，栅极与字线电连接；第四晶体管，第四晶体管的漏极与第二位线电连接，源极与第二晶体管的漏极、第一晶体管的栅极电连接，栅极与字线电连接。设置第一晶体管和第二晶体管的锁存结构，提高了栅极对源漏通道的控制力，减少了晶体管在截止状态下的电荷漏失，降低了DRAM存储器刷新频率，从而具备更低的功耗。
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公开(公告)号：CN115996570B
公开(公告)日：2023-06-16
申请号：CN202310298824.0
申请日：2023-03-24
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例公开了一种存储器、存储器的制作方法及电子设备，属于半导体技术领域。该存储器包括：一层或多层沿垂直于衬底方向堆叠的存储单元阵列；多条贯穿一层或多层存储单元阵列的字线；每个存储单元包括：环绕字线的侧壁且在侧壁延伸的半导体层；多条位线，每条位线与一层存储单元阵列中的一列存储单元的各半导体层连接。其中，位线由不同的分支线构成，且每个存储单元的半导体层分别与相邻两个第一分支线连接、与位于这相邻两个第一分支线之间的第二分支线的至少部分区域没有连接。本申请实施例提供的存储器可以减少存储单元的半导体层与位线之间的接触面积，从而减少字线与位线之间的寄生电容。
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公开(公告)号：CN116234306A
公开(公告)日：2023-06-06
申请号：CN202210613174.X
申请日：2022-05-31
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请实施例提供了一种场效应管、存储器、存储器的制备方法及电子设备。在本申请实施例提供的存储器的制备方法中，通过侧向刻蚀初始结构列的初始牺牲半导体结构，使得初始叠置结构的第一中间牺牲半导体结构的两侧面沿第二方向相对于初始源极结构和初始漏极结构缩进，通过外延工艺在初始叠置结构的两侧面制备包括沟道结构的半导体结构，然后去除中间牺牲半导体结构，从而能够精准控制制备得到叠置结构中沟道结构的尺寸，能够提高沟道结构的制备精度，从而能够保障存储器中各个场效应管性能的均一性，进而保障存储器的性能。
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公开(公告)号：CN116234303A
公开(公告)日：2023-06-06
申请号：CN202210542077.6
申请日：2022-05-17
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件结构及其制造方法、DRAM和电子设备，所述半导体器件结构包括：衬底；多个存储单元列，每个所述存储单元列均包括沿第一方向堆叠设置在所述衬底一侧的多个存储单元，所述多个存储单元列在所述衬底上沿第二方向和第三方向排列形成阵列；所述存储单元包括晶体管和电容器，晶体管和电容器的结构与说明书的定义相同；多条沿第一方向延伸的位线，沿第二方向上相邻的两个存储单元列的多个存储单元的晶体管的源极区均与一条共用的位线连接；多条沿第三方向延伸的字线。本申请实施例的半导体器件结构具有立体堆叠结构，可以增加半导体存储器的存储密度，从而减少单位Gb的制作成本。
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公开(公告)号：CN116230631A
公开(公告)日：2023-06-06
申请号：CN202310516214.3
申请日：2023-05-09
Applicant: 北京超弦存储器研究院
IPC: H01L21/768 , H01L23/538
Abstract: 本公开涉及金属互连技术领域，提供了一种金属互连结构的制备方法、金属互连结构以及半导体组件。该制备方法包括如下步骤：提供电介质层，电介质层中具有互连凹槽；在互连凹槽中制备金属互连层；以及，采用包括钴有机化合物的原料，通过原子层沉积法在金属互连层上制备钴金属层，在钴有机化合物中，钴原子与四个氮原子以单键键合，四个氮原子两两成对，每对氮原子之间以有机基团相连接。相较于传统技术，通过原子层沉积法的方式制备钴膜，能够有效提高钴膜的制备可控性以及薄膜质量。
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Patent Agency Ranking
公开(公告)号：CN116209281A
公开(公告)日：2023-06-02
申请号：CN202211213559.3
申请日：2022-09-30
Applicant: 北京超弦存储器研究院
IPC: H10B61/00 , H10N59/00 , H01L23/528 , H10B99/00 , H01L21/768
Abstract: 本公开提供了一种MRAM存储器的形成方法及MRAM存储器，涉及半导体技术领域，MRAM存储器的形成方法包括：提供硅衬底和多个图案化的复合层，第一沟槽贯穿复合层并延伸至硅衬底内第一深度；形成保护层，保护层在第一沟槽中形成狭缝；基于狭缝在硅衬底内分别形成沟槽，在每个沟槽内分别形成源线；基于狭缝形成隔离层；基于被图案化的复合层形成多个垂直环栅晶体管；在每个垂直环栅晶体管上与漏极连接的金属接触垫上，形成小于金属接触垫的顶面尺寸的底接触电极。在本公开中，通过减少底接触电极与垂直环栅晶体管的接触面积，以能够形成较小面积尺寸的磁性隧道结，相对增大磁性隧道结的密度，提高芯片的存储容量。
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公开(公告)号：CN116209246A
公开(公告)日：2023-06-02
申请号：CN202210802655.5
申请日：2022-07-07
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 一种半导体器件及其制造方法、电子设备，半导体器件包括衬底、依次层叠设置在衬底一侧的外围电路区和存储区，外围电路区的电路和存储区的电路电连接；存储区包括：多个存储单元列，每个存储单元列由沿第一方向堆叠的多个存储单元形成，存储单元包括晶体管和电容器，晶体管和电容器的结构与说明书的定义相同；多条位线，多个存储单元的晶体管的源极区均与一条共用的位线连接；多条字线；外围电路区包括第一选通晶体管和第二选通晶体管，第一选通晶体管与位线电连接，第二选通晶体管与字线电连接。本申请实施例的半导体器件将多个存储单元堆叠起来，而且将外围电路和存储单元层叠设置，形成立体堆叠结构，可以有效提高半导体存储器的存储密度。
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公开(公告)号：CN116209245A
公开(公告)日：2023-06-02
申请号：CN202210442185.6
申请日：2022-04-25
Applicant: 北京超弦存储器研究院
IPC: H10B12/00
Abstract: 本申请提供一种动态存储器及其制作方法、存储装置，动态存储器包括衬底和层叠的设置在衬底上的多个存储阵列，存储阵列包括多个阵列排布的存储单元，存储单元包括晶体管和电容。动态存储器的字线位于晶体管的栅极处并与晶体管连接，位线贯穿多个存储单元，多个存储单元中的晶体管通过位线连接。通过将包括多个存储单元的存储阵列层叠设置，形成了具有立体结构的动态存储器，在提高了动态存储器存储容量的同时，使得存储单元的结构布局更加紧凑。另一方面，通过使位线贯穿多个存储单元，多个层叠设置的晶体管通过一个位线即可实现连接，由此简化了动态存储器的结构和制作工艺。
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公开(公告)号：CN116207141A
公开(公告)日：2023-06-02
申请号：CN202310178903.8
申请日：2023-02-28
Applicant: 北京超弦存储器研究院 , 中国科学院微电子研究所
IPC: H01L29/423 , H01L29/786
Abstract: 本申请实施例提供了一种晶体管，涉及半导体器件技术领域，以解决目前的晶体管中金属氧化物中的带隙结构会引起源极和漏极之间的开态电流的下降，即会造成晶体管开态电流的衰减，从而会对半导体器件的稳定性和实用性产生影响的问题。该晶体管包括：有源层；源极，所述源极与所述有源层的一端电连接；漏极，所述漏极与所述有源层的另一端电连接；第一栅极，设置于所述有源层的一侧，所述第一栅极包括至少两个电极块，至少两个所述电极块用于接入同一个栅极信号，每个所述电极块在所述有源层上的正投影相离；第二栅极，设置于所述有源层的另一侧，所述第二栅极用于接入偏置电压，所述第二栅极在所述有源层上的正投影与所述有源层交叠。
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公开(公告)号：CN116207035A
公开(公告)日：2023-06-02
申请号：CN202211166823.2
申请日：2022-09-23
Applicant: 北京超弦存储器研究院
IPC: H01L21/762 , H01L27/105 , H10B99/00 , G11C16/04
Abstract: 本公开提供了一种存储器的形成方法及存储器，涉及半导体技术领域，存储器的形成方法包括：提供基底，基底包括硅衬底以及设置在硅衬底上的未图案化的叠层；对叠层进行图案化处理形成多个第一沟槽，以隔离多个存储单元；第一沟槽中形成第一介质层；形成两个相对设置的内凹于硅衬底的侧壁的内凹沟槽；在每个内凹沟槽内分别形成源线，第一沟槽中形成第二介质层；基于被图案化的叠层，形成多个柱状半导体层；形成环绕覆盖在柱状半导体层的侧面的栅极。在本公开中，优先在较深的第一沟槽形成第一介质层，在第一沟槽的形成过程中只需对衬底进行刻蚀，刻蚀环境单一不复杂，降低了工艺难度，且金属杂质更少，提升了半导体的隔离效果。
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