公开(公告)号：CN1945745A

公开(公告)日：2007-04-11

申请号：CN200610141841.X

申请日：2006-09-30

Applicant: 国际商业机器公司

Inventor： M·W·赖利 ,  T·S·戈登

IPC: G11C17/18 ,  G11C29/00

CPC classification number: G11C29/56 ,  G11C17/165 ,  G11C17/18

Abstract: 一种用于多用途eFuse宏的系统和方法。一种设备，包括多路复用器和选择逻辑电路，其使得eFuse锁存器除了编程电子熔丝以外还可以存储辅助数据。多路复用器和选择逻辑电路耦合到eFuse锁存器的输入和输出，并且由处理单元或者外部测试器来控制。当测试器希望编程或者更新eFuse元件(电子熔丝)时，将多路复用器和选择逻辑电路配置成“eFuse”模式，该模式使得eFuse控制器可以将程序数据和控制数据提供给eFuse锁存器，然后该eFuse锁存器又对eFuse元件进行编程。当该设备需要其它存储时，将多路复用器和选择逻辑电路配置成“辅助数据”模式，该模式使得处理单元可以在eFuse锁存器中存储和检索数据。

公开(公告)号：CN1937086A

公开(公告)日：2007-03-28

申请号：CN200610153723.0

申请日：2006-09-08

Applicant: 冲电气工业株式会社

Inventor： 杉村直昭

IPC: G11C17/18 ,  G11C29/00

CPC classification number: G11C29/02 ,  G11C17/165 ,  G11C17/18 ,  G11C29/027 ,  G11C29/028

Abstract: 本发明的熔丝调整电路可高精度判定熔丝元件的未切断或切断，实现可靠性的提高和低消耗功率化。根据由NMOS(34－1、34－2)的源极电阻的大小关系确定的漏极电流Ids(34－1)、Ids(34－2)的大小关系，由熔丝状态判定电路(30A)判定熔丝元件35－2的未切断或切断，结果保持在锁存电路(30B)，该判定动作后，使发生施加到一对NMOS(34－1、34－2)的栅极的偏置电压BiasO的偏置电路(20)停止，令偏置电压BiasO为地电平，不流过漏极电流Ids(34－1)、Ids(34－2)。从而，即使是熔丝元件(35－2)未完全切断并保持未切断状态的场合，只要电阻元件(35－1)的电阻R35－1＜熔丝元件未切断电阻R34－2，就可以可靠判定未切断或切断。

公开(公告)号：CN1396658A

公开(公告)日：2003-02-12

申请号：CN02130390.8

申请日：2002-07-05

Applicant: 精工电子有限公司

Inventor： 木村亮平

IPC: H01L27/092 ,  H01L21/82

CPC classification number: G11C29/027 ,  G11C17/16 ,  G11C17/165 ,  G11C17/18 ,  G11C29/02 ,  G11C29/028 ,  G11C29/50008 ,  H01L23/5258 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供了一种识别微调错误的方法。一根熔丝连接到输出端和电位为VDD或VSS电平的端子之间，固定微调错误时的输出电压。或者，当微调操作错误时，在VDD和VSS之间形成短路，这样就会造成很大的电流，由此可以很容易地对错误进行检测。

公开(公告)号：CN1393887A

公开(公告)日：2003-01-29

申请号：CN02124896.6

申请日：2002-06-24

Applicant: 惠普公司

Inventor： J·H·尼克尔

IPC: G11C11/02 ,  G11C5/00

CPC classification number: H01L27/222 ,  G11C11/16 ,  G11C13/0004 ,  G11C13/0014 ,  G11C13/0016 ,  G11C17/16 ,  G11C17/165 ,  H01L43/12

Abstract: 一种数据存储装置(8)，包括一个电阻交叉点存储单元(12)的阵列(10)。每个存储单元包括一个存储元(50)以及在该存储元(50)上的导电硬掩蔽材料(52)。数据存储装置(8)可以是一个磁性随机存取存储器(MRAM)装置。

公开(公告)号：CN104620319B

公开(公告)日：2017-11-14

申请号：CN201380047320.6

申请日：2013-09-13

Applicant: 高通股份有限公司

Inventor： J·P·金 ,  T·金 ,  S·金 ,  K·李

IPC: G11C11/16 ,  G11C17/02 ,  G11C17/16

CPC classification number: G11C11/1675 ,  G11C11/161 ,  G11C11/1673 ,  G11C17/02 ,  G11C17/146 ,  G11C17/165 ,  G11C2213/78

Abstract: 一次性编程(OTP)装置单位单元包括多个磁隧道结(MTJ)以及耦合在该多个MTJ和固定电势之间的共享存取晶体管。单位单元中的该多个MTJ中的每一个可被耦合到分开的编程电路系统和/或分开的感测放大器电路系统，以使得该多个MTJ可被个体地编程和/或个体地感测。来自分开的感测放大器的逻辑组合可作为单位单元的输出被生成。

公开(公告)号：CN107230493A

公开(公告)日：2017-10-03

申请号：CN201610525414.5

申请日：2016-07-06

Applicant: 华邦电子股份有限公司

Inventor： 陈毓明 ,  林纪舜

IPC: G11C13/00

CPC classification number: G06F3/0629 ,  G06F3/0604 ,  G06F3/0679 ,  G11C13/004 ,  G11C13/0069 ,  G11C17/165 ,  G11C13/0023 ,  G11C13/0038

Abstract: 本发明提供一种选择码提供电路及其提供方法，其选择码提供电路包含多个电阻式随机存取记忆元以及控制器。控制器决定是否提供控制信号以对电阻式随机存取记忆元进行重形成操作。其中，控制器对电阻式随机存取记忆元施行读取操作以决定重形成电阻式随机存取记忆元的位数，而选择码是根据重形成电阻式随机存取记忆元的位数或非重形成电阻式随机存取记忆元的位数产生。本发明证明数个RRAM单元中，至少有一个RRAM单元会被重形成，以保障数据保存性。

公开(公告)号：CN106030793A

公开(公告)日：2016-10-12

申请号：CN201480076293.X

申请日：2014-03-24

Applicant: 英特尔公司

Inventor： T·张 ,  C-H·简 ,  W·M·哈菲兹

IPC: H01L23/62 ,  G11C29/04

CPC classification number: H01L23/5252 ,  G11C11/005 ,  G11C17/143 ,  G11C17/16 ,  G11C17/165 ,  H01L23/62 ,  H01L27/1021 ,  H01L27/11206 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 公开了用于有效地实现可编程存储器阵列电路架构的技术和电路，该架构包括非易失性和易失性存储器两者。存储器电路采用反熔丝方案，该反熔丝方案包括1T位单元的阵列，其中，每个位单元有效地包含一个栅极或类晶体管器件，该类晶体管器件为该位单元提供反熔丝元件和选择器器件两者。具体来说，位单元器件具有非对称的基于沟槽的源极/漏极接触部，以使得一个接触部结合间隔体和栅极金属形成电容器，并且另一个接触部结合掺杂的扩散区和栅极金属形成二极管。电容器用作位单元的反熔丝元件，并且可以通过击穿间隔体来进行编程。二极管有效地提供了肖特基结，该肖特基结用作可以消除来自共享相同位线/字线的位单元的编程和读取干扰的选择器器件。

公开(公告)号：CN103069496B

公开(公告)日：2016-08-10

申请号：CN201180040413.7

申请日：2011-08-15

Applicant: 桑迪士克科技有限责任公司

Inventor： R.朔伊尔莱因

IPC: G11C13/00

CPC classification number: G11C13/0026 ,  B82Y10/00 ,  G11C7/12 ,  G11C13/0004 ,  G11C13/0007 ,  G11C13/0028 ,  G11C13/0038 ,  G11C13/025 ,  G11C17/165 ,  G11C2013/0073 ,  G11C2213/35 ,  G11C2213/71 ,  G11C2213/72 ,  H01L27/0688

Abstract: 一种存储器器件包括：二极管加上电阻率切换元件存储器单元，耦接在位线和字线之间；单器件位线驱动器（163），具有耦接到位线解码器（120）控制导线（322）的栅极、耦接到位线驱动器（304）的源极/漏极以及耦接到位线的漏极/源极；单器件字线驱动器，具有耦接到字线解码器控制导线的栅极、耦接到字线驱动器输出的源极/漏极以及耦接到字线的漏极/源极；第一泄放二极管（300），耦接在位线和第一泄放二极管控制器（314）之间；以及第二泄放二极管，耦接在字线和第二泄放二极管控制器之间。第一泄放二极管控制器（314）响应于位线解码器信号将第一泄放二极管（300）耦接到低电压（305）。第二泄放二极管控制器响应于字线解码器信号将第二泄放二极管耦接到高电压。

公开(公告)号：CN105765662A

公开(公告)日：2016-07-13

申请号：CN201480064108.5

申请日：2014-08-26

Applicant: 夏普株式会社

Inventor： 加藤纯男 ,  上田直树

IPC: G11C13/00 ,  G11C17/12 ,  H01L29/786

CPC classification number: G11C17/18 ,  G02F1/13452 ,  G02F1/1368 ,  G02F2201/123 ,  G11C13/0007 ,  G11C13/0069 ,  G11C17/16 ,  G11C17/165 ,  G11C19/28 ,  G11C2213/53 ,  H01L27/1052 ,  H01L27/11206 ,  H01L29/24 ,  H01L29/7869 ,  H01L29/78696

Abstract: 半导体装置(1001)具备存储单元和写入控制电路，存储单元包含存储晶体管(10A)，存储晶体管(10A)具有含有金属氧化物的活性层(7A)，存储晶体管(10A)是能从漏极电流Ids依赖于栅极‐源极间电压Vgs的半导体状态不可逆地变为漏极电流Ids不依赖于栅极‐源极间电压Vgs的电阻体状态的晶体管，在将存储晶体管(10A)的阈值电压设为Vth，将漏极‐源极间电压设为Vds时，写入控制电路以满足Vgs≥Vds+Vth的方式对施加到漏极(9dA)、源极(9sA)以及栅极电极(3A)的电压进行控制，由此进行向存储晶体管(10A)的写入。

公开(公告)号：CN103579180B

公开(公告)日：2016-04-27

申请号：CN201310297938.X

申请日：2013-07-15

Applicant: 国际商业机器公司

Inventor： 杨智超 ,  S·M·盖茨

IPC: H01L23/525 ,  H01L21/768

CPC classification number: H01L23/5252 ,  G11C17/165 ,  H01L21/7684 ,  H01L21/76877 ,  H01L21/76882 ,  H01L21/76883 ,  H01L23/5226 ,  H01L23/5283 ,  H01L23/53214 ,  H01L23/53219 ,  H01L23/53228 ,  H01L23/53233 ,  H01L23/53247 ,  H01L23/5329 ,  H01L27/11206 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体结构及其形成方法。提供了一种反熔丝结构，在该反熔丝结构中，在设置于互连电介质材料中的多个开口中的一个开口内嵌入反熔丝材料衬里。该反熔丝材料衬里位于同样存在于所述开口内的第一导电金属和第二导电金属之间。扩散阻挡衬里将所述第一导电金属与所述互连电介质材料的任何部分分开。所述反熔丝结构与互连结构横向邻近，该互连结构形成在与所述反熔丝结构相同的互连电介质材料中。