一种单片集成式GaN基半桥电路及半桥电路

    公开(公告)号:CN116525612A

    公开(公告)日:2023-08-01

    申请号:CN202310553782.0

    申请日:2023-05-17

    Abstract: 一种单片集成式GaN基半桥电路及半桥电路。单片集成式GaN基半桥电路,在导电衬底上依次设有成核层、缓冲层、沟道层和势垒层,势垒层和沟道层由隔离层分割,设置二极管和集成电容、低侧管、高侧管、第一集成电阻器及第二集成电阻器。半桥电路包括:低侧管及高侧管,低侧管的漏极与高侧管的源极连接有输出端子Vout,低侧管衬底与高侧管衬底连接,在高侧管漏极与低侧管源极上并接一串联电阻,串联电阻由第一集成电阻器和第二集成电阻器串联构成且串联节点连接于导电衬底;在串联节点与低侧管源极上并接有集成电容;在输出端子Vout与串联节点之间连接有二极管且二极管的阳极连接于输出端子Vout、阴极连接于所述串联节点。

    一种适用于功率器件的二次击穿限测试方法及装置

    公开(公告)号:CN113777462B

    公开(公告)日:2023-06-16

    申请号:CN202111003610.3

    申请日:2021-08-30

    Abstract: 本发明公开了一种适用于功率器件的二次击穿限测试方法及装置,主要包括:在搭建的测试系统中,开启功率开关器件,齐纳二极管发生雪崩击穿,产生稳定电压B,使待测功率器件导通,关闭功率开关器件,待测功率器件关闭,即可观测到待测功率器件的源漏电压和漏极电流,此后,通过调节直流电压源的电压和变阻器,多次重复本操作,观察器件的工作电压和电流变化情况,调节直流电压源的电压和变阻器保证器件工作在所需要的条件下。本发明通过对直流电源电压和变阻器的调节,使得器件工作在稳定的源漏电压和漏极电流的条件下,在此过程中,通过观测器件导通过程中的源漏电压和漏极电流的变化情况,从而为器件的进一步的改进提供帮助。

    一种衬底电荷耦合的1200V体硅LDMOS及其制备方法

    公开(公告)号:CN113782609B

    公开(公告)日:2022-12-09

    申请号:CN202111055507.3

    申请日:2021-09-09

    Abstract: 本发明是一种衬底电荷耦合的1200V体硅LDMOS及其制备方法,在P型衬底上设有N型SN埋层,在N型SN埋层上方且靠近漏极侧设有N型DN埋层,在N型SN埋层上方且靠近源极侧设有5个P型BP埋层。P型BP埋层和N型DN埋层上方设有P型P‑well体区、N型漂移区和N型N‑well缓冲层。漂移区上方设有场氧化层、多晶硅栅、二氧化硅氧化层和金属场板,其中金属场板横跨于场氧化层上方,多晶硅栅自源极N型重掺杂区上方经过P型P‑well体区,延伸至场氧化层上方。源极N型重掺杂区和源极P型重掺杂区通过源极金属和源极相连,漏极N型重掺杂区通过漏极金属和漏极相连。本发明结构在低衬底电阻率的衬底材料下即可实现1200V的耐压需求。

    一种基于IGZO薄膜晶体管的反相器及其制备方法

    公开(公告)号:CN114899196A

    公开(公告)日:2022-08-12

    申请号:CN202210669888.2

    申请日:2022-06-14

    Abstract: 本发明提供了一种基于IGZO薄膜晶体管的反相器及其制备方法,该方法包括:获取衬底;在衬底上形成栅电极层;在栅电极层上形成栅极介电层;在栅极介电层上形成IGZO有源层;在IGZO有源层上形成源极、漏极;对IGZO有源层进行局部氢等离子体处理。通过氢等离子体处理工艺实现氢掺杂,使反相器上拉网络中的n型增强型IGZO薄膜晶体管转变为n型耗尽型IGZO薄膜晶体管,相比于将栅漏短接的n型增强型IGZO薄膜晶体管作为上拉器件的反相器,本发明提供的反相器具有更高的增益和更大的摆幅;与此同时,该工艺简单快捷,便于操作,反应所用的气体源易获取,满足大规模工业生产的需求量。

    一种增强型N沟道和P沟道GaN器件集成结构

    公开(公告)号:CN114843267A

    公开(公告)日:2022-08-02

    申请号:CN202210643717.2

    申请日:2022-06-08

    Abstract: 一种增强型N沟道和P沟道GaN器件集成结构,包括衬底,在衬底上依次设铝氮成核层、铝氮镓缓冲层、氮化镓沟道层和铝镓氮势垒层,铝镓氮势垒层和氮化镓沟道层被隔离层分割;隔离层一侧设有P沟道器件,包括第一P型氮化镓层,在第一P型氮化镓层上依次设第一氮化镓隔离层和第一P+型氮化镓层,在第一P+型氮化镓层上设第一源、栅极和第一漏极,第一栅极陷入第一P+型氮化镓层,其间设有栅极介质层;在隔离层的另一侧设有N沟道器件,包括第二源极、第二P型氮化镓层和第二漏极,第二源、漏极分别位于第二P型氮化镓层的两侧,在第二P型氮化镓层上方依次设有第二氮化镓隔离层、第二P+型氮化镓层和第二栅极。

    一种应用于恒定导通时间控制的多相交错电路

    公开(公告)号:CN114785125A

    公开(公告)日:2022-07-22

    申请号:CN202210378386.4

    申请日:2022-04-12

    Abstract: 本发明公开了一种应用于恒定导通时间控制的多相交错电路,包括:功率级模块、电流和电压采样模块、电压Vramp信号产生模块、阈值分配模块和VTR信号产生模块。功率级模块一共有N相buck变换器;所述锯齿波电压Vramp信号产生模块为反向充电恒定导通时间控制的积分模块;所述阈值分配模块根据单相反向充电恒定导通时间计算出的电容充电的阈值电压VTH,产生N个阈值电压;所述VTR信号产生模块中,将电压Vramp信号产生模块产生的锯齿波电压Vramp与阈值分配模块产生的N个阈值电压分别进行比较。本发明不需要用到远高于开关频率的高速ADC,可以降低成本。

    一种异质结半导体器件热阻测量电路及方法

    公开(公告)号:CN114740325A

    公开(公告)日:2022-07-12

    申请号:CN202210315142.1

    申请日:2022-03-28

    Abstract: 本发明公开了一种异质结半导体器件热阻测量电路及其方法,其中电路包括信号发生模块,驱动模块,待测器件,可控负载模块,恒温装置,数据采集模块以及电源模块。提取异质结半导体器件工作热稳定状态下漏电级电流随时间的变化率作为结温的参考,从而进行异质结半导体器件工作热稳定状态下热阻阻值的计算。其中,可以通过调控可控负载模块,使电路在正常工作模式和测量模式两种状态下切换。正常工作模式用于使待测器件处于热稳定的工作状态;测量模式用于提取待测器件漏电级电流变化率以进行热阻的计算。

    基于异质结的高功率密度隧穿半导体器件及其制造工艺

    公开(公告)号:CN114709255A

    公开(公告)日:2022-07-05

    申请号:CN202210349844.1

    申请日:2022-04-02

    Abstract: 本发明公开一种基于异质结的高功率密度隧穿半导体器件及其制造工艺,器件元胞结构包括:N+衬底,其下设有漏极金属,其上设有N‑漂移区;在N‑漂移区内对称设有一对沟槽,槽底设有P+区,在槽内设有石墨烯源区,石墨烯源区上设有源极金属,N‑漂移区上设有与石墨烯源区部分交叠的栅介质层,栅介质层上设有多晶硅栅,多晶硅栅上设有钝化层,石墨烯源区与N‑漂移区形成异质结。本发明器件结构对注入工艺要求低,元胞尺寸小,单位面积元胞数量多,大幅提升了器件的功率密度,有效降低器件的比导通电阻、亚阈值摆幅,简化了制造工艺,降低了器件成本。器件反偏耐压时,P+区使电场峰值从异质结边界处转移到PN结边界处,提高了器件雪崩能力,增大了击穿电压。

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