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公开(公告)号：CN114740325B
公开(公告)日：2025-04-18
申请号：CN202210315142.1
申请日：2022-03-28
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G01R31/26
Abstract: 本发明公开了一种异质结半导体器件热阻测量电路及其方法，其中电路包括信号发生模块，驱动模块，待测器件，可控负载模块，恒温装置，数据采集模块以及电源模块。提取异质结半导体器件工作热稳定状态下漏电极电流随时间的变化率作为结温的参考，从而进行异质结半导体器件工作热稳定状态下热阻阻值的计算。其中，可以通过调控可控负载模块，使电路在正常工作模式和测量模式两种状态下切换。正常工作模式用于使待测器件处于热稳定的工作状态；测量模式用于提取待测器件漏电极电流变化率以进行热阻的计算。
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公开(公告)号：CN114740325A
公开(公告)日：2022-07-12
申请号：CN202210315142.1
申请日：2022-03-28
Applicant: 东南大学 , 东南大学—无锡集成电路技术研究所
IPC: G01R31/26
Abstract: 本发明公开了一种异质结半导体器件热阻测量电路及其方法，其中电路包括信号发生模块，驱动模块，待测器件，可控负载模块，恒温装置，数据采集模块以及电源模块。提取异质结半导体器件工作热稳定状态下漏电级电流随时间的变化率作为结温的参考，从而进行异质结半导体器件工作热稳定状态下热阻阻值的计算。其中，可以通过调控可控负载模块，使电路在正常工作模式和测量模式两种状态下切换。正常工作模式用于使待测器件处于热稳定的工作状态；测量模式用于提取待测器件漏电级电流变化率以进行热阻的计算。
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公开(公告)号：CN117375593A
公开(公告)日：2024-01-09
申请号：CN202311409428.7
申请日：2023-10-27
Applicant: 东南大学
IPC: H03K17/042 , H03K17/687
Abstract: 本发明提供一种耗尽型功率半导体器件的直驱电路，包括耗尽型功率半导体器件，N沟道金属氧化物半导体器件，隔离型栅极驱动，隔离型变压器，二极管和电阻；其中耗尽型功率半导体器件的栅极与隔离型栅极驱动的输出相连接，源极与N沟道金属氧化物半导体器件的漏极及输出供电相连接；N沟道金属氧化物半导体器件的栅极与隔离型变压器的输出相连接；第一二极管的阳极与隔离型栅极驱动的输出相连接，阴极与N沟道金属氧化物半导体器件的源极相连接；第二二极管的阳极与隔离型栅极驱动的输出供电相连接，阴极与耗尽型功率半导体器件的源极及N沟道金属氧化物半导体器件的漏极相连接。本发明完成对耗尽型功率半导体器件的直接控制，提高开关速度和频率。
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公开(公告)号：CN118039689A
公开(公告)日：2024-05-14
申请号：CN202410202657.X
申请日：2024-02-23
Applicant: 东南大学
IPC: H01L29/778 , H01L29/06 , H01L29/417
Abstract: 一种便于集成的高耐压增强型氮化镓器件，在第二硅衬底上设置成核层、缓冲层及GaN层，GaN层上设p‑GaN区和AlGaN势垒层，在p‑GaN区内设第一n‑GaN区，在第一n‑GaN区上连有第一金属电极，p‑GaN区上设第一SiO2氧化层，第一SiO2氧化层上设第二金属电极，AlGaN势垒层设第四金属电极，AlGaN势垒层设第二n‑GaN区和第二SiO2氧化层，第二SiO2氧化层设第三金属电极，第二n‑GaN区将AlGaN势垒层分割成第一和第二AlGaN势垒层，第二SiO2氧化层及第三金属电极位于第二n‑GaN区与第四金属电极之间，第三金属电极与第一金属电极连接。第二n‑GaN区和第三金属电极缓解了边际效应。
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公开(公告)号：CN114267734B
公开(公告)日：2023-03-31
申请号：CN202111623857.5
申请日：2021-12-28
Applicant: 东南大学
IPC: H01L29/778 , H01L29/06 , H01L27/02
Abstract: 一种抗静电释放冲击的异质结半导体器件，结构包括：衬底，缓冲层，沟道层，钝化层，隔离介质层，有源工作区，自保护区和电阻区；自保护区包括：第一导电类型Ⅰ阱区、第一导电类型Ⅱ阱区及第二导电类型阱区；电阻区包括：与自保护区的第二导电类型阱区接触的连接金属，金属源电极与连接金属之间的呈现弯曲形状的势垒条层；自保护区与有源工作区通过隔离介质层隔离。本发明通过电阻区电子沟道产生的压降开启自保护区的三极管泄流路径，一方面，自保护区的三极管泄流能力强且不发生闩锁，另一方面，呈现弯曲形状的势垒条层相当于增加了栅源之间的电阻，既可以降低器件漏电，又可以通过改变其电阻值调节触发电压。
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Patent Agency Ranking
公开(公告)号：CN114267734A
公开(公告)日：2022-04-01
申请号：CN202111623857.5
申请日：2021-12-28
Applicant: 东南大学
IPC: H01L29/778 , H01L29/06 , H01L27/02
Abstract: 一种抗静电释放冲击的异质结半导体器件，结构包括：衬底，缓冲层，沟道层，钝化层，隔离介质层，有源工作区，自保护区和电阻区；自保护区包括：第一导电类型Ⅰ阱区、第一导电类型Ⅱ阱区及第二导电类型阱区；电阻区包括：与自保护区的第二导电类型阱区接触的连接金属，金属源电极与连接金属之间的呈现弯曲形状的势垒条层；自保护区与有源工作区通过隔离介质层隔离。本发明通过电阻区电子沟道产生的压降开启自保护区的三极管泄流路径，一方面，自保护区的三极管泄流能力强且不发生闩锁，另一方面，呈现弯曲形状的势垒条层相当于增加了栅源之间的电阻，既可以降低器件漏电，又可以通过改变其电阻值调节触发电压。
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公开(公告)号：CN113327923B
公开(公告)日：2023-08-04
申请号：CN202110598471.7
申请日：2021-05-31
Applicant: 东南大学
IPC: H01L27/02
Abstract: 本发明涉及一种静电泄放自保护的异质结半导体器件，包括：缓冲层、沟道层、异质结沟道、势垒层；势垒层上表面设有金属漏电极、金属源电极；金属漏电极与金属源电极之间且接近金属源电极间隔设有由第一p型半导体层、第一n型半导体层、第二p型半导体层交替组成的栅保护区以及由第三p型半导体层与金属栅电极层叠构成的栅控制区；栅保护区a与栅控制区b之间通过高阻介质层隔离；栅保护区提供ESD电流泄放通道保护栅极免受瞬时大电流的冲击。本发明相比传统的外部ESD保护电路具有集成度高、占用面积小、寄生电容小等优点。
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公开(公告)号：CN119995327A
公开(公告)日：2025-05-13
申请号：CN202510234333.9
申请日：2025-02-28
Applicant: 东南大学
Abstract: 本发明公开了一种抑制GaN HEMT桥臂串扰的驱动电路。本发明分别在高/低侧驱动电路内设置上/下桥臂串扰抑制电路；上桥臂串扰抑制电路在功率管开启时吸收高侧驱动电路内(正向)电压尖峰串扰，在功率管关断时吸收高侧驱动电路内(负向)电压尖峰串扰；下桥臂串扰抑制电路在功率管开启时吸收低侧驱动电路内(正向)电压尖峰串扰，在功率管关断时吸收低侧驱动电路内(负向)电压尖峰串扰。本发明有效抑制了上/下桥臂串扰，保护了GaN HEMT功率器件的栅极，提高了GaN HEMT半桥驱动电路的可靠性。
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公开(公告)号：CN117393558A
公开(公告)日：2024-01-12
申请号：CN202311347024.X
申请日：2023-10-17
Applicant: 东南大学
Abstract: 一种GaN增强型功率器件的双向ESD保护方法、电路及双栅器件。方法以双控开关构成ESD能量泄放，器件正常正压工作状态时双控开关关断，发生ESD时双控开关导通，泄放能量；器件正常负压工作状态时双控开关关断，当发生ESD时，双控开关导通，泄放能量。电路包括第一端口和第二端口，两端并接双栅开关器件、正反向开启控制组件，其第一、二源极连于第一、二端口；正向组件包括串联连接的第一二极管串和第一电阻，串接端连双栅器件一栅极；反向组件包括串联连接的第二二极管串和第二电阻，串接端连双栅器件另一栅极。双栅器件包括势垒层，在势垒层上分别设第一二源极、第一二p型盖帽层上有第一第二栅极，两栅极逻辑状态为与门。
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公开(公告)号：CN113327923A
公开(公告)日：2021-08-31
申请号：CN202110598471.7
申请日：2021-05-31
Applicant: 东南大学
IPC: H01L27/02
Abstract: 本发明涉及一种静电泄放自保护的异质结半导体器件，包括：缓冲层、沟道层、异质结沟道、势垒层；势垒层上表面设有金属漏电极、金属源电极；金属漏电极与金属源电极之间且接近金属源电极间隔设有由第一p型半导体层、第一n型半导体层、第二p型半导体层交替组成的栅保护区以及由第三p型半导体层与金属栅电极层叠构成的栅控制区；栅保护区a与栅控制区b之间通过高阻介质层隔离；栅保护区提供ESD电流泄放通道保护栅极免受瞬时大电流的冲击。本发明相比传统的外部ESD保护电路具有集成度高、占用面积小、寄生电容小等优点。
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