公开(公告)号：CN102939649B

公开(公告)日：2015-07-22

申请号：CN201080067421.6

申请日：2010-06-14

Applicant: 瑞萨电子株式会社

Inventor： 川村武志

IPC: H01L21/768 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L23/535 ,  H01L21/02126 ,  H01L21/022 ,  H01L21/28518 ,  H01L21/28568 ,  H01L21/31055 ,  H01L21/31111 ,  H01L21/76802 ,  H01L21/76805 ,  H01L21/76834 ,  H01L21/76843 ,  H01L21/76852 ,  H01L21/76885 ,  H01L21/76889 ,  H01L21/76895 ,  H01L21/76897 ,  H01L21/823475 ,  H01L22/26 ,  H01L23/481 ,  H01L23/485 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53266 ,  H01L23/53295 ,  H01L29/66477 ,  H01L29/7833 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 在半导体衬底（1S）上形成层间绝缘膜（PIL）。通过在用来在层间绝缘膜（PIL）中形成栓塞（PL1）的CMP结束之后，使层间绝缘膜（PIL）的表面后退，使得栓塞（PL1）的上表面比层间绝缘膜（PIL）的上表面高。由此，可以确保栓塞（PL1）和布线（W1）在竖直的方向上的连接的可靠性。也可以使布线（W1）不向层间绝缘膜（PIL）挖入，或者减小挖入形成的量。

公开(公告)号：CN104253128A

公开(公告)日：2014-12-31

申请号：CN201410292854.1

申请日：2014-06-25

Applicant: 瑞萨电子株式会社

Inventor： 富田和朗 ,  川村武志

IPC: H01L27/06 ,  H01L27/146

Abstract: 提供一种半导体集成电路器件，其在光电二极管阵列区域中具有像素区域，并且在每个像素区域中具有波导保持孔，波导保持孔具有在光电二极管之上的基本垂直的侧壁并且嵌入有到达孔底表面的基于氧化硅的侧壁绝缘膜和在孔的内侧上具有更高折射率的两个或更多基于氮化硅的绝缘膜。该结构使得可以防止尺寸迅速减小的成像器件诸如CMOS传感器的像素特性的恶化。

公开(公告)号：CN104637965A

公开(公告)日：2015-05-20

申请号：CN201410643163.1

申请日：2014-11-07

Applicant: 瑞萨电子株式会社

Inventor： 川村武志

IPC: H01L27/146

CPC classification number: H01L27/14621 ,  H01L27/14623 ,  H01L27/14627 ,  H01L27/14685 ,  H01L27/14687

Abstract: 本发明公开了一种半导体器件及用于形成半导体器件的方法。通过防止在形成了图像拾取器件的其像素中产生混色而改进了半导体器件的性能。在相邻像素之间的、作为用于分隔其中像素的相应滤色器相互分隔的区域中形成隔板壁。隔板壁均由折射率小于滤色器的绝缘体膜、以及被形成为覆盖绝缘体膜的侧壁并且折射率大于滤色器的绝缘体膜而构成。以此方式，可以防止照射进入每一个隔板壁的上表面中的光线侵入与壁相邻的像素。

公开(公告)号：CN103681714A

公开(公告)日：2014-03-26

申请号：CN201310404801.X

申请日：2013-09-04

Applicant: 瑞萨电子株式会社

Inventor： 富松孝宏 ,  神野健 ,  川村武志

IPC: H01L27/146

CPC classification number: H01L27/14625 ,  H01L27/14612 ,  H01L27/14629 ,  H01L27/14643 ,  H01L27/14685

Abstract: 本发明公开了一种摄像装置及其制造方法。一种可防止因波导与光电二极管的距离偏差、以及因射入光的反射抑制引起的光衰减而造成像素部的感光度劣化的摄像装置和制造方法。在像素区域PE中，形成有贯穿第四层间绝缘膜IF4等并到达侧壁绝缘膜SWI的波导WG。侧壁绝缘膜SWI为氧化硅膜与氮化硅膜的层叠结构。波导WG以贯穿侧壁绝缘膜的氮化硅膜并到达侧壁绝缘膜的氧化硅膜SWO的方式形成，或者以到达侧壁绝缘膜的氮化硅膜的方式形成。

公开(公告)号：CN103681714B

公开(公告)日：2018-07-24

申请号：CN201310404801.X

申请日：2013-09-04

Applicant: 瑞萨电子株式会社

Inventor： 富松孝宏 ,  神野健 ,  川村武志

IPC: H01L27/146

CPC classification number: H01L27/14625 ,  H01L27/14612 ,  H01L27/14629 ,  H01L27/14643 ,  H01L27/14685

Abstract: 本发明公开了一种摄像装置及其制造方法。一种可防止因波导与光电二极管的距离偏差、以及因射入光的反射抑制引起的光衰减而造成像素部的感光度劣化的摄像装置和制造方法。在像素区域PE中，形成有贯穿第四层间绝缘膜IF4等并到达侧壁绝缘膜SWI的波导WG。侧壁绝缘膜SWI为氧化硅膜与氮化硅膜的层叠结构。波导WG以贯穿侧壁绝缘膜的氮化硅膜并到达侧壁绝缘膜的氧化硅膜SWO的方式形成，或者以到达侧壁绝缘膜的氮化硅膜的方式形成。

公开(公告)号：CN104253128B

公开(公告)日：2019-10-15

申请号：CN201410292854.1

申请日：2014-06-25

Applicant: 瑞萨电子株式会社

Inventor： 富田和朗 ,  川村武志

IPC: H01L27/06 ,  H01L27/146

Abstract: 提供一种半导体集成电路器件，其在光电二极管阵列区域中具有像素区域，并且在每个像素区域中具有波导保持孔，波导保持孔具有在光电二极管之上的基本垂直的侧壁并且嵌入有到达孔底表面的基于氧化硅的侧壁绝缘膜和在孔的内侧上具有更高折射率的两个或更多基于氮化硅的绝缘膜。该结构使得可以防止尺寸迅速减小的成像器件诸如CMOS传感器的像素特性的恶化。

公开(公告)号：CN104952790B

公开(公告)日：2019-01-01

申请号：CN201510361964.3

申请日：2010-06-14

Applicant: 瑞萨电子株式会社

Inventor： 川村武志

IPC: H01L21/768 ,  H01L23/485 ,  H01L29/78 ,  H01L21/8234 ,  H01L23/528 ,  H01L23/532

Abstract: 本发明涉及一种半导体器件的制造方法。在半导体衬底(1S)上形成层间绝缘膜(PIL)。通过在用来在层间绝缘膜(PIL)中形成栓塞(PL1)的CMP结束之后，使层间绝缘膜(PIL)的表面后退，使得栓塞(PL1)的上表面比层间绝缘膜(PIL)的上表面高。由此，可以确保栓塞(PL1)和布线(W1)在竖直的方向上的连接的可靠性。也可以使布线(W1)不向层间绝缘膜(PIL)挖入，或者减小挖入形成的量。

公开(公告)号：CN104952790A

公开(公告)日：2015-09-30

申请号：CN201510361964.3

申请日：2010-06-14

Applicant: 瑞萨电子株式会社

Inventor： 川村武志

IPC: H01L21/768 ,  H01L23/485 ,  H01L29/78 ,  H01L21/8234 ,  H01L23/528 ,  H01L23/532

CPC classification number: H01L21/76885 ,  H01L21/76802 ,  H01L21/76834 ,  H01L21/76852 ,  H01L21/823475 ,  H01L23/485 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53295 ,  H01L29/7833 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及一种半导体器件的制造方法。在半导体衬底(1S)上形成层间绝缘膜(PIL)。通过在用来在层间绝缘膜(PIL)中形成栓塞(PL1)的CMP结束之后，使层间绝缘膜(PIL)的表面后退，使得栓塞(PL1)的上表面比层间绝缘膜(PIL)的上表面高。由此，可以确保栓塞(PL1)和布线(W1)在竖直的方向上的连接的可靠性。也可以使布线(W1)不向层间绝缘膜(PIL)挖入，或者减小挖入形成的量。

公开(公告)号：CN102939649A

公开(公告)日：2013-02-20

申请号：CN201080067421.6

申请日：2010-06-14

Applicant: 瑞萨电子株式会社

Inventor： 川村武志

IPC: H01L21/768 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L23/535 ,  H01L21/02126 ,  H01L21/022 ,  H01L21/28518 ,  H01L21/28568 ,  H01L21/31055 ,  H01L21/31111 ,  H01L21/76802 ,  H01L21/76805 ,  H01L21/76834 ,  H01L21/76843 ,  H01L21/76852 ,  H01L21/76885 ,  H01L21/76889 ,  H01L21/76895 ,  H01L21/76897 ,  H01L21/823475 ,  H01L22/26 ,  H01L23/481 ,  H01L23/485 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53266 ,  H01L23/53295 ,  H01L29/66477 ,  H01L29/7833 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 在半导体衬底（1S）上形成层间绝缘膜（PIL）。通过在用来在层间绝缘膜（PIL）中形成栓塞（PL1）的CMP结束之后，使层间绝缘膜（PIL）的表面后退，使得栓塞（PL1）的上表面比层间绝缘膜（PIL）的上表面高。由此，可以确保栓塞（PL1）和布线（W1）在竖直的方向上的连接的可靠性。也可以使布线（W1）不向层间绝缘膜（PIL）挖入，或者减小挖入形成的量。