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公开(公告)号:CN102187464A
公开(公告)日:2011-09-14
申请号:CN200980138316.4
申请日:2009-10-06
Applicant: 本田技研工业株式会社 , 新电元工业株式会社
IPC: H01L29/43 , H01L21/285
CPC classification number: H01L21/0485 , H01L21/28512 , H01L23/485 , H01L29/1608 , H01L29/6606 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种在p型SiC半导体上具有Ni/Ti/Al积层结构的电阻性电极的半导体装置,它是一种可以同时优化所述电阻性电极的接触阻抗与面粗度(表面的粗糙程度)两种特性的半导体装置。该半导体装置具有积层结构的电阻性电极(18),该积层结构的电阻性电极(18)是由在p型碳化硅半导体区域(13)上以镍(Ni)层(21)、钛(Ti)层(22)、铝(Al)层(23)的顺序积层形成的。该电阻性电极(18)包含14~47原子%的镍元素、5~12原子%的钛元素以及35~74原子%的铝元素,同时,镍元素与钛元素的原子比为1~11。
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公开(公告)号:CN100499051C
公开(公告)日:2009-06-10
申请号:CN200610065382.1
申请日:2006-03-23
Applicant: 本田技研工业株式会社 , 新电元工业株式会社
IPC: H01L21/337
CPC classification number: H01L29/7722
Abstract: 结型半导体装置的制造方法。该结型半导体装置的制造方法由以下工序构成:第一高电阻层形成工序;沟道掺杂层形成工序;第二高电阻层形成工序;形成作为源区的第一导电型的低电阻层(34)的工序;进行局部刻蚀直至低电阻层(34)和第二高电阻层(33)的中途深度的工序;在刻蚀工序中刻蚀后的部分的下部形成栅区(G)的工序;以及在栅区(G)和源区之间的区域的表面形成保护膜(38)的工序。在预先刻蚀到了源区下面和沟道掺杂层的上面之间的高度的面上,使用较低能量的离子注入来形成栅区。
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公开(公告)号:CN102187464B
公开(公告)日:2014-04-16
申请号:CN200980138316.4
申请日:2009-10-06
Applicant: 本田技研工业株式会社 , 新电元工业株式会社
IPC: H01L29/43 , H01L21/285
CPC classification number: H01L21/0485 , H01L21/28512 , H01L23/485 , H01L29/1608 , H01L29/6606 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了一种在p型SiC半导体上具有Ni/Ti/Al积层结构的电阻性电极的半导体装置,它是一种可以同时优化所述电阻性电极的接触阻抗与面粗度(表面的粗糙程度)两种特性的半导体装置。该半导体装置具有积层结构的电阻性电极(18),该积层结构的电阻性电极(18)是由在p型碳化硅半导体区域(13)上以镍(Ni)层(21)、钛(Ti)层(22)、铝(Al)层(23)的顺序积层形成的。该电阻性电极(18)包含14~47原子%的镍元素、5~12原子%的钛元素以及35~74原子%的铝元素,同时,镍元素与钛元素的原子比为1~11。
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公开(公告)号:CN1838435A
公开(公告)日:2006-09-27
申请号:CN200610065381.7
申请日:2006-03-23
Applicant: 本田技研工业株式会社
IPC: H01L29/808 , H01L21/337
CPC classification number: H01L29/7722 , Y10S438/931
Abstract: 结型半导体装置及其制造方法。本发明的结型半导体装置具有:由形成于半导体晶体的一个面上的第一导电型的低电阻层构成的漏区(11);由形成于半导体晶体的另一面上的第一导电型的低电阻层构成的源区(12);形成于源区(12)周围的第二导电型的栅区(13);以及源区(12)和漏区(11)之间的第一导电型的高电阻层(14)。在栅区(13)和源区(12)之间的半导体晶体的表面附近设有第二导电型的复合抑制半导体层(16)。
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公开(公告)号:CN102132388A
公开(公告)日:2011-07-20
申请号:CN200980133246.3
申请日:2009-08-25
Applicant: 本田技研工业株式会社 , 新电元工业株式会社
IPC: H01L21/331 , H01L21/329 , H01L29/73 , H01L29/80
CPC classification number: H01L29/732 , H01L23/3171 , H01L23/3192 , H01L29/045 , H01L29/1608 , H01L29/42304 , H01L29/6606 , H01L29/66068 , H01L29/6609 , H01L29/66295 , H01L29/66416 , H01L29/7722 , H01L29/8613 , H01L2224/06181 , H01L2924/1305 , H01L2924/13062 , H01L2924/13091 , H01L2924/00
Abstract: 本发明公开了一种降低双极型晶体管的表面态(即表面能级)密度、提高其电流增幅率,从而提高晶体管的性能的双极型半导体装置。双极型半导体装置(100)的半导体元件表面具有表面保护膜(30),该表面保护膜由在半导体元件表面上形成的热氧化膜(31)和在热氧化膜上形成的堆积氧化膜(32)构成。所述堆积氧化膜中包含的氢元素或氮元素中,至少有一种在1018cm-3以上。
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公开(公告)号:CN100508216C
公开(公告)日:2009-07-01
申请号:CN200610065381.7
申请日:2006-03-23
Applicant: 本田技研工业株式会社
IPC: H01L29/808 , H01L21/337
CPC classification number: H01L29/7722 , Y10S438/931
Abstract: 结型半导体装置及其制造方法。本发明的结型半导体装置具有:由形成于半导体晶体的一个面上的第一导电型的低电阻层构成的漏区(11);由形成于半导体晶体的另一面上的第一导电型的低电阻层构成的源区(12);形成于源区(12)周围的第二导电型的栅区(13);以及源区(12)和漏区(11)之间的第一导电型的高电阻层(14)。在栅区(13)和源区(12)之间的半导体晶体的表面附近设有第二导电型的复合抑制半导体层(16)。
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公开(公告)号:CN1838390A
公开(公告)日:2006-09-27
申请号:CN200610065382.1
申请日:2006-03-23
Applicant: 本田技研工业株式会社 , 新电元工业株式会社
IPC: H01L21/337
CPC classification number: H01L29/7722
Abstract: 结型半导体装置的制造方法。该结型半导体装置的制造方法由以下工序构成:第一高电阻层形成工序;沟道掺杂层形成工序;第二高电阻层形成工序;形成作为源区的第一导电型的低电阻层(34)的工序;进行局部刻蚀直至低电阻层(34)和第二高电阻层(33)的中途深度的工序;在刻蚀工序中刻蚀后的部分的下部形成栅区(G)的工序;以及在栅区(G)和源区之间的区域的表面形成保护膜(38)的工序。在预先刻蚀到了源区下面和沟道掺杂层的上面之间的高度的面上,使用较低能量的离子注入来形成栅区。
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