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公开(公告)号：CN118868974A
公开(公告)日：2024-10-29
申请号：CN202410865481.6
申请日：2024-07-01
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03M13/37
Abstract: 本发明涉及一种8B/10B并行译码和极性检错系统，包括：若干单字节解码器，所述单字节解码器与输入编码数据的各个字节一一对应，用来解码获得对应字节的8B/10B源码、不均衡度和极性；极性检错模块，用来根据各个字节的所述不均衡度和所述极性进行极性检错，并在计算任一字节的极性错误时引入所述任一字节的高位相邻字节的理想极性作为参考，所述理想极性为当前字节的所述不均衡度同其高位相邻字节的所述理想极性的异或，设定所述输入编码数据的最高位字节的高位相邻字节的理想极性为上一时刻所述输入编码数据的最低位字节的理想极性。本发明有效解码8B/10B数据，并提高解码速度和效率，同时通过减少竞争冒险降低了数据的抖动。
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公开(公告)号：CN116505900A
公开(公告)日：2023-07-28
申请号：CN202210061728.X
申请日：2022-01-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03F3/45
Abstract: 本发明提供一种高速小信号放大电路，包括：差分放大模块包括至少一级依次级联的差分放大器；单端放大模块包括至少一级依次级联的单端放大器；差分放大模块对差分输入信号进行预放大；第一PMOS管的源极接电源电压，栅极接偏置电压，漏极连接第一NMOS管的漏极；第一NMOS管的栅极连接差分放大模块的输出端，源极接地；第一电容连接于第一PMOS管的漏极和单端放大模块的输入端之间；单端放大模块对第一电容输出的信号进行放大。本发明的高速小信号放大电路可将超导SFQ输出的高速小信号在极低温环境下放大至1.2V，具有将低温超导信号与后续CMOS电路进行放大连接的作用，并能实现吉赫信号的放大与传输。
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公开(公告)号：CN110535467B
公开(公告)日：2023-03-24
申请号：CN201910687426.1
申请日：2019-07-26
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明涉及一种逐步逼近型模数转换装置的电容阵列校准方法和装置，其中电容阵列校准方法包括以下步骤：比较第一电容与第二电容，并输出比较值，第一电容为电容阵列中的被校准电容，第二电容的容值等于第一电容的容值的理想值；第一电容大于第二电容时，比较值为低电平，增大第二电容的值，对第二电容的容值进行补偿，并在补偿后再次比较第一电容与第二电容，直至比较值发生变化；第一电容小于第二电容时，比较值为高电平，增大第一电容的值，对第一电容的容值进行补偿，并在补偿后再次比较第一电容与第二电容，直至比较值发生变化；根据停止补偿时第一电容或第二电容的容值的变化量，判断第一电容是否失配，并确定第一电容的实际值。
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公开(公告)号：CN114301403A
公开(公告)日：2022-04-08
申请号：CN202111670198.0
申请日：2021-12-31
Applicant: 中国科学院上海微系统与信息技术研究所
Abstract: 本发明提供一种低温放大电路，低温放大电路包括两级放大电路和比较器、trim电路等；两级放大电路用于将几十mV的小信号电压进行两级放大；比较器对放大后的电压进行放大、整形处理得到与传统CMOS电路工作电压。通过本发明的低温放大电路能够给在低温环境下完成输出的有效、可靠传输。
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公开(公告)号：CN108631772B
公开(公告)日：2020-09-04
申请号：CN201810446851.7
申请日：2018-05-11
Applicant: 中国科学院上海微系统与信息技术研究所 , 中国科学院大学
IPC: H03K19/23 , H03K19/003
Abstract: 本发明涉及一种三模冗余电路结构，其包括：第一功能模块、第二功能模块、第三功能模块和表决电路，还包括：第一异或门，其两个输入端分别与所述第一功能模块和第三功能模块的输出端连接，其输出端提供第一输出信号；第二异或门，其两个输入端分别与所述第二功能模块和第三功能模块的输出端连接，其输出端提供第二输出信号；以及或非门，其两个输入端分别与所述第一异或门和第二异或门的输出端连接，其输出端提供复位信号。本发明不仅可以实现现有TMR结构的功能，即过滤掉一个功能模块的信号翻转，还可以对发生信号翻转的功能模块进行准确定位，并且仅需要进行一次实验，即可检验出三模冗余是否属于过度设计，从而有效节约测试成本。
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Patent Agency Ranking
公开(公告)号：CN108631772A
公开(公告)日：2018-10-09
申请号：CN201810446851.7
申请日：2018-05-11
Applicant: 中国科学院上海微系统与信息技术研究所 , 中国科学院大学
IPC: H03K19/23 , H03K19/003
Abstract: 本发明涉及一种三模冗余电路结构，其包括：第一功能模块、第二功能模块、第三功能模块和表决电路，还包括：第一异或门，其两个输入端分别与所述第一功能模块和第三功能模块的输出端连接，其输出端提供第一输出信号；第二异或门，其两个输入端分别与所述第二功能模块和第三功能模块的输出端连接，其输出端提供第二输出信号；以及或非门，其两个输入端分别与所述第一异或门和第二异或门的输出端连接，其输出端提供复位信号。本发明不仅可以实现现有TMR结构的功能，即过滤掉一个功能模块的信号翻转，还可以对发生信号翻转的功能模块进行准确定位，并且仅需要进行一次实验，即可检验出三模冗余是否属于过度设计，从而有效节约测试成本。
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公开(公告)号：CN108462471A
公开(公告)日：2018-08-28
申请号：CN201810146296.6
申请日：2018-02-12
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03B5/32
Abstract: 本发明涉及一种基于SOI工艺的压控振荡器电路，其包括：依次连接的偏置单元、四级差分延迟模块以及输出缓冲单元，其中，所述偏置单元接收一外围输入的电压信号，并向所述四级差分延迟模块提供一偏置电压；所述四级差分延迟模块四个依次连接的延迟单元，且每个所述延迟单元具有正、负输入端和正、负输出端，其中，第一个所述延迟单元的正、负输入端分别与第四个所述延迟单元的负、正输出端连接；所述输出缓冲单元的正、负输入端分别与第四个所述延迟单元的正、负输出端连接，其正、负输出端分别产生差分输出信号。本发明具有结构简单、面积小、相位噪声低、抗辐射性能强等优点。
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公开(公告)号：CN108063134A
公开(公告)日：2018-05-22
申请号：CN201711250882.7
申请日：2017-12-01
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H01L27/02 , H01L29/423
Abstract: 本发明提供一种基于SOI工艺的NMOS器件及其构成的静电保护电路，其中，该NMOS器件的P阱形成为低压P阱，该器件的栅极形成为高压栅极；所述NMOS器件为多指并联结构；所述NMOS器件的源漏区未掺杂NLDD和PHALO。当本发明的NMOS器件用于静电保护时，若输入高压，则可以达到普通低压NMOS一样的ESD保护性能，同时其栅极又不会因为一直工作在高压下而发生失效。
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公开(公告)号：CN111240392B
公开(公告)日：2021-07-27
申请号：CN202010058966.6
申请日：2020-01-19
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: G05F1/567
Abstract: 本申请涉及阈值电压的调节方法、装置、CMOS器件、电子设备及存储介质，该方法通过在CMOS器件的阱区设置接触区；接触区用于和外部电源相连；若CMOS器件的当前工作温度处于预设温度范围内，对接触区施加偏压。如此，可以降低保证CMOS器件的阈值电压维持在正常工作范围内，且不需要额外的工艺调整，可以节约成本。
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公开(公告)号：CN108494400B
公开(公告)日：2021-05-14
申请号：CN201810146750.8
申请日：2018-02-12
Applicant: 中国科学院上海微系统与信息技术研究所
IPC: H03L7/26 , G06F30/367
Abstract: 本发明涉及一种锁相环电路单粒子敏感性的量化评估方法，其包括：步骤S1，通过电路仿真或示波器测试，获得锁相环在被辐照前的输出波形；步骤S2，对所述锁相环进行单粒子效应仿真或实验，捕获所述锁相环在被辐照后的输出波形；步骤S3，计算获得所述锁相环在被辐照前的相位偏移和所述锁相环在被辐照后的相位偏移；步骤S4，累加获得所述锁相环在被辐照前的累积相位偏移和所述锁相环在被辐照后的累积相位偏移；步骤S5，计算获得累积相位抖动；步骤S6，将所述累积相位抖动等效为一个阶跃响应，利用所述阶跃响应的稳定值量化评估锁相环电路的单粒子敏感性。本发明通过提出累计相位抖动的指标，实现了锁相环电路单粒子敏感性的全面量化评估。
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