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公开(公告)号：CN107123620A
公开(公告)日：2017-09-01
申请号：CN201710325964.7
申请日：2017-05-10
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/768 , H01L27/11524 , H01L27/1157 , H01L23/538
Abstract: 本发明实施例公开了一种半导体器件及其制备方法，该制备方法包括：提供一衬底；在衬底上制备多条栅极线和多个选择管；在栅极线和选择管上远离衬底的一侧制备夹层电介质层，在单元阵列区域，夹层电介质层远离衬底的一侧形成多个第一类夹层电介质层图形，在周边逻辑区域，夹层电介质层远离衬底的一侧形成多个第二类夹层电介质层图形，对多个第一类夹层电介质层图形进行图案化制程，形成多个第三类夹层电介质层图形，对多个第二类夹层电介质层图形进行图案化制程，形成多个第四类夹层电介质层图形，对夹层电介质层进行平坦化制程。综上，位于栅极线上的夹层电介质层的高度与位于选择管上的夹层电介质层的高度相同或者相近，夹层电介质层较平坦。
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公开(公告)号：CN114256248A
公开(公告)日：2022-03-29
申请号：CN202011013620.0
申请日：2020-09-24
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11519 , H01L27/11524 , H01L27/11565 , H01L27/1157
Abstract: 本申请公开了一种半导体器件及其制造方法。该半导体器件包括：衬底；位于衬底上的栅叠层结构；贯穿栅叠层结构的多个开孔；贯穿栅叠层结构的开槽；位于开槽内的牺牲层、阻挡层和接触结构；绝缘层，用于在多个开孔内形成第一气隙，并在阻挡层、接触结构和栅叠层结构之间实现电气隔离，其中，所述接触结构贯穿所述绝缘层和阻挡层，所述牺牲层和所述阻挡层被所述绝缘层隔开，部分所述阻挡层延伸到所述牺牲层上方。该半导体器件提高了阻挡层的第一端部和第二端部与接触结构的距离，从而大大降低了第二气隙与接触结构相接触的可能性，提高了半导体器件的良率和可靠性。
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公开(公告)号：CN110634525B
公开(公告)日：2021-06-15
申请号：CN201810664594.4
申请日：2018-06-25
Applicant: 西安格易安创集成电路有限公司 , 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
Abstract: 本发明实施例提供了一种非易失存储器处理方法及装置，该方法包括：获取非易失存储器中的当前擦除脉冲状态；根据所述当前擦除脉冲状态，确定调节电压；确定当前擦除脉冲对应的第一电压；根据所述调节电压和所述第一电压，确定下一擦除脉冲对应的第二电压；在所述下一擦除脉冲中，根据所述第二电压进行擦除操作。本发明实施例中，第二电压是根据当前的对非易失存储器的实际擦除情况确定的，在下一擦除脉冲中根据第二电压进行擦除操作，可以实现对非易失存储器的整个擦除过程中，进行可靠且高效的擦除操作。
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公开(公告)号：CN108666315B
公开(公告)日：2021-06-11
申请号：CN201710207737.4
申请日：2017-03-31
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11517
Abstract: 本发明实施例公开了一闪存及其制造方法，涉及半导体存储技术领域，其中制造方法包括：提供一半导体衬底，半导体衬底具有隔离区和有源区，有源区包括栅极区、源极区和漏极区，栅极区上具有层叠绝缘设置的浮栅和控制栅；在源极区注入掺杂离子；在隔离区、以及层叠绝缘设置的浮栅和控制栅的侧壁上形成隔离层；在源极区以及源极区两侧的隔离区形成掺杂多晶硅层。本发明实施例提供的闪存及其制造方法，采用掺杂多晶硅层作为源极区的导电沟槽，取代了易受光阻影响的离子注入导电沟槽，解决了源极刻蚀中的光阻残余对源极电阻的影响，提高了器件的可靠性。
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公开(公告)号：CN108682675A
公开(公告)日：2018-10-19
申请号：CN201710208700.3
申请日：2017-03-31
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11517
CPC classification number: H01L27/115 , H01L27/11517
Abstract: 本发明实施例公开了一种闪存及其制造方法，涉及存储技术领域，其中方法包括：提供一半导体衬底，半导体衬底具有间隔设置的隔离区和有源区，隔离区中填充有绝缘材料；在任意相邻两个隔离区之间的有源区中形成第一凹槽；在第一凹槽中依次生长隧穿氧化层以及形成浮栅。本发明实施例公开的闪存及其制造方法，在有源区的第一凹槽中形成浮栅，使浮栅和有源区的接触面积增大，电流沟道长度增加，从而使闪存单元的电流密度以及读写的电流操作宽度增加，进而使得闪存单元的读写次数增加，运行效率得到提高；另外，在后续进行源极区刻蚀的过程中，不再刻蚀浮栅和隧穿氧化层，从而减少了刻蚀的深宽比，削弱了光阻残余现象，使闪存的可靠性得到提高。
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Patent Agency Ranking
公开(公告)号：CN107359111A
公开(公告)日：2017-11-17
申请号：CN201610304949.X
申请日：2016-05-10
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L21/033 , H01L21/311
CPC classification number: H01L21/0337 , H01L21/31144
Abstract: 本发明公开了一种自对准双重图形化的方法。该方法包括：提供待刻蚀材料层，在待刻蚀材料层上形成牺牲层和光刻胶层；对光刻胶层进行曝光显影，形成光刻胶层图案，以光刻胶层图案为掩膜，对牺牲层进行刻蚀，形成第一牺牲层图案；去除光刻胶层图案，露出第一牺牲层图案；刻蚀第一牺牲层图案，形成第二牺牲层图案；在待刻蚀材料层和第二牺牲层图案表面形成掩膜层；对掩膜层进行回刻蚀，暴露出待刻蚀材料层表面和第二牺牲层图案表面，形成侧墙；去除第二牺牲层图案；刻蚀侧墙的开口区域；以侧墙作为掩膜，对待刻蚀材料层进行刻蚀。本发明提供的技术方案实现了改善侧墙的形貌，并以此侧墙为掩膜刻蚀待刻蚀材料层，消除了奇偶效应，降低工艺控制难度。
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公开(公告)号：CN105575909B
公开(公告)日：2019-01-22
申请号：CN201610086110.3
申请日：2016-02-15
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11524 , H01L27/11551
Abstract: 本发明公开了一种三维NAND闪存及其制造方法。其中，所述制造方法，包括：在衬底表面形成阵列串单元，阵列串单元之间形成字线沟槽，字线沟槽暴露出衬底；阵列串单元包括多层交错堆叠的隔离层和刻蚀层，隔离层与刻蚀层沿堆叠方向形成存储沟道，衬底表面与隔离层贴合；去除刻蚀层，并在暴露的隔离层表面以及字线沟槽底面依次形成阻挡层和金属层；去除部分金属层，保留隔离层之间的金属层形成栅电极；去除隔离层侧壁、阵列串单元顶端以及字线沟槽底面的阻挡层，并填充字线沟槽形成共源端CSL。本发明提供的技术方案，保持存储沟道与共源端之间距离，防止由于存储沟道与共源端之间距离减小容易导致的短路或漏电，提高三维NAND闪存的良品率。
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公开(公告)号：CN108666315A
公开(公告)日：2018-10-16
申请号：CN201710207737.4
申请日：2017-03-31
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11517
Abstract: 本发明实施例公开了一闪存及其制造方法，涉及半导体存储技术领域，其中制造方法包括：提供一半导体衬底，半导体衬底具有隔离区和有源区，有源区包括栅极区、源极区和漏极区，栅极区上具有层叠绝缘设置的浮栅和控制栅；在源极区注入掺杂离子；在隔离区、以及层叠绝缘设置的浮栅和控制栅的侧壁上形成隔离层；在源极区以及源极区两侧的隔离区形成掺杂多晶硅层。本发明实施例提供的闪存及其制造方法，采用掺杂多晶硅层作为源极区的导电沟槽，取代了易受光阻影响的离子注入导电沟槽，解决了源极刻蚀中的光阻残余对源极电阻的影响，提高了器件的可靠性。
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公开(公告)号：CN108649032A
公开(公告)日：2018-10-12
申请号：CN201710153121.3
申请日：2017-03-15
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11524 , H01L27/11517
Abstract: 本发明公开了一种存储单元及非易失性存储器，其中，存储单元包括：半导体衬底，包括有源区；源区，位于有源区的半导体衬底内；栅区，包括位于源区之上且相互绝缘的第一浮栅、第二浮栅和控制栅，其中，第一浮栅和第二浮栅至少部分位于半导体衬底内且分别位于栅区内的两端，控制栅分别与第一浮栅和第二浮栅具有正对区域，第一浮栅远离第二浮栅一侧的表面、第二浮栅远离第一浮栅一侧的表面，以及第一浮栅与源区之间和第二浮栅与源区之间形成有一体的隧穿氧化层；第一漏区和第二漏区，分别位于栅区两侧的有源区的半导体衬底内。本发明解决了存储单元占据面积大的问题，可缩小非易失性存储器的尺寸。
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公开(公告)号：CN107134456A
公开(公告)日：2017-09-05
申请号：CN201710325421.5
申请日：2017-05-10
Applicant: 上海格易电子有限公司 , 北京兆易创新科技股份有限公司
IPC: H01L27/11524 , H01L27/1157 , H01L21/768
Abstract: 本发明实施例公开了一种半导体存储器件及其制备方法，制备方法包括：提供一衬底并在衬底上制备多条位线；在位线上制备多条字线以及选择栅极对，选择栅极对包括第一选择栅极对和第二选择栅极对；在选择栅极对表面制备保护膜层；刻蚀第一选择栅极对侧面上的保护膜层和第一选择栅极对之间的位线上的保护膜层，以使第一选择栅极对侧面上的保护膜层和第一选择栅极对之间的位线上的保护膜层的厚度小于第二选择栅极对侧面上的保护膜层和第二选择栅极对之间的位线上的保护膜层的厚度；在第一选择栅极对之间制备位线接触孔，在第二选择栅极对之间制备源端接触孔。采用上述技术方案，可以减少在源端接触孔制备过程中因负载效应造成的过刻蚀，改善器件性能。
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