公开(公告)号：CN111162008A

公开(公告)日：2020-05-15

申请号：CN201911061706.8

申请日：2019-11-01

Applicant: 三菱电机株式会社

Inventor： 赤尾真哉

IPC: H01L21/331 ,  H01L29/739 ,  H01L23/544

Abstract: 涉及半导体装置及其制造方法。目的在于提供如下半导体装置，即，通过不在多晶硅附加构造的端部产生导电性膜的残渣，从而提高了制造成品率。半导体装置具有：第1导电型半导体层；第2导电型扩散层，其设置于半导体层的上层部；多晶硅附加构造，其隔着第1氧化硅膜而设置在扩散层之上，由多晶硅形成；第2氧化硅膜，其设置为与多晶硅附加构造的端面接触，从多晶硅附加构造的端面起具有平缓的向下的倾斜度；以及第3氧化硅膜，其在扩散层之上与多晶硅附加构造的端面分离开一定距离地设置，由第1氧化硅膜覆盖，第1氧化硅膜在覆盖第3氧化硅膜的部分隆起，由该隆起和具有平缓的向下的倾斜度的第2氧化硅膜构成具有平缓的阶梯状的表层的氧化硅膜。

公开(公告)号：CN105720103A

公开(公告)日：2016-06-29

申请号：CN201510970868.9

申请日：2015-12-22

Applicant: 三菱电机株式会社

Inventor： 赤尾真哉

IPC: H01L29/78 ,  H01L29/739 ,  H01L21/336 ,  H01L21/331 ,  H01L29/40 ,  H01L21/28

CPC classification number: H01L29/41741 ,  H01L29/0696 ,  H01L29/45 ,  H01L29/66734 ,  H01L29/7813 ,  H01L29/7827 ,  H01L29/40 ,  H01L29/401 ,  H01L29/66348 ,  H01L29/66666 ,  H01L29/7397

Abstract: 提供一种半导体装置，其通过形成均匀膜厚的镀敷膜而提高电极接合部的可靠性。具有：半导体衬底；沟槽栅极电极，其从半导体衬底的一个主面到达半导体衬底内，俯视观察形状为条带状，彼此隔着间隔排列而设置多个；栅极绝缘膜，其设置于沟槽栅极电极的表面；第1杂质层，其设置于半导体衬底的上层部；第2杂质层，其选择性地设置于第1杂质层的表面内，与栅极绝缘膜接触；俯视观察形状为条带状的层间绝缘膜，其设置为覆盖沟槽栅极电极上部及第2杂质层上部，在半导体衬底上凸出；平坦化填埋膜，其是金属，设置为将在半导体衬底上凸出的层间绝缘膜间填埋，其顶面已被平坦化；引出电极，其设置于平坦化填埋膜上；以及接合电极，其设置于引出电极上。

公开(公告)号：CN117594446A

公开(公告)日：2024-02-23

申请号：CN202310976646.2

申请日：2023-08-04

Applicant: 三菱电机株式会社

Inventor： 永久雄一 ,  本田成人 ,  赤尾真哉 ,  山本茂久

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/16

Abstract: 提供能够降低电荷不平衡的碳化硅半导体装置的制造方法。具有：工序(a)，在n型的碳化硅半导体基板之上通过外延生长形成n型的漂移层；工序(b)，对漂移层的杂质浓度进行测定；工序(c)，在漂移层之上形成具有周期性地设置的多个第1开口部的离子注入掩模；工序(d)，经由多个第1开口部对p型的杂质离子进行注入，在漂移层中形成多个p型的第2支柱区域，将第2支柱区域间的漂移层作为n型的第1支柱区域；工序(e)，在漂移层之上通过外延生长形成n型的外延层；以及工序(f)，在外延层中形成多个晶体管的单位单元，工序(d)包含以与工序(b)中的测定结果具有正相关关系的方式对离子注入量进行前馈控制的工序。

公开(公告)号：CN110178202B

公开(公告)日：2023-10-27

申请号：CN201780082643.7

申请日：2017-01-13

Applicant: 三菱电机株式会社

Inventor： 中田洋辅 ,  赤尾真哉 ,  原田健司

IPC: H01L21/288

Abstract: 半导体衬底(1)具有彼此相对的表面以及背面。栅极配线(2)以及第1及第2表面电极(3、4)形成于半导体衬底(1)的表面。第1及第2表面电极(3、4)通过栅极配线(2)而彼此分割开。绝缘膜(7)覆盖栅极配线(2)。电极层(8)跨过栅极配线(2)而形成于绝缘膜(7)以及第1及第2表面电极(3、4)之上。背面电极(9)形成于半导体衬底(1)的背面。第1镀敷电极(10)形成于电极层(8)之上。第2镀敷电极(11)形成于背面电极(9)之上。

公开(公告)号：CN110178202A

公开(公告)日：2019-08-27

申请号：CN201780082643.7

申请日：2017-01-13

Applicant: 三菱电机株式会社

Inventor： 中田洋辅 ,  赤尾真哉 ,  原田健司

IPC: H01L21/288

Abstract: 半导体衬底(1)具有彼此相对的表面以及背面。栅极配线(2)以及第1及第2表面电极(3、4)形成于半导体衬底(1)的表面。第1及第2表面电极(3、4)通过栅极配线(2)而彼此分割开。绝缘膜(7)覆盖栅极配线(2)。电极层(8)跨过栅极配线(2)而形成于绝缘膜(7)以及第1及第2表面电极(3、4)之上。背面电极(9)形成于半导体衬底(1)的背面。第1镀敷电极(10)形成于电极层(8)之上。第2镀敷电极(11)形成于背面电极(9)之上。

公开(公告)号：CN118990320A

公开(公告)日：2024-11-22

申请号：CN202410574267.5

申请日：2024-05-10

Applicant: 三菱电机株式会社

Inventor： 大木博文 ,  木村泰广 ,  山本茂久 ,  赤尾真哉

IPC: B24B37/08 ,  H01L21/04 ,  B24B37/28 ,  B24B37/34 ,  B24B27/00 ,  B24B49/00

Abstract: 本发明提供能够在保持了晶片的一方的面的状态下磨削所保持的面的半导体制造装置。半导体制造装置具备：第1主面保持部(1)，在俯视观察时，与晶片(10)的第1主面(10a)的中央部抵接，而保持晶片(10)；和第1磨削部(3)，以在俯视观察时与晶片(10)的中心重叠并沿与第1主面(10a)垂直的方向延伸的旋转轴(9)为中心旋转，与第1主面(10a)的包围中央部的区域亦即外周部抵接而磨削第1主面(10a)的外周部。

公开(公告)号：CN111162008B

公开(公告)日：2023-04-28

申请号：CN201911061706.8

申请日：2019-11-01

Applicant: 三菱电机株式会社

Inventor： 赤尾真哉

IPC: H01L21/331 ,  H01L29/739 ,  H01L23/544

Abstract: 涉及半导体装置及其制造方法。目的在于提供如下半导体装置，即，通过不在多晶硅附加构造的端部产生导电性膜的残渣，从而提高了制造成品率。半导体装置具有：第1导电型半导体层；第2导电型扩散层，其设置于半导体层的上层部；多晶硅附加构造，其隔着第1氧化硅膜而设置在扩散层之上，由多晶硅形成；第2氧化硅膜，其设置为与多晶硅附加构造的端面接触，从多晶硅附加构造的端面起具有平缓的向下的倾斜度；以及第3氧化硅膜，其在扩散层之上与多晶硅附加构造的端面分离开一定距离地设置，由第1氧化硅膜覆盖，第1氧化硅膜在覆盖第3氧化硅膜的部分隆起，由该隆起和具有平缓的向下的倾斜度的第2氧化硅膜构成具有平缓的阶梯状的表层的氧化硅膜。