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公开(公告)号：CN1229486A
公开(公告)日：1999-09-22
申请号：CN96180457.2
申请日：1996-10-24
Applicant: 三菱电机株式会社
Abstract: 具有大存储容量的第1存储器(26)通过总线接口单元(23)连接在输入输出信息信号的DQ连接部(21)。高速存储器(34)和具有大存储容量的存储器之间设置进行双向信息信号传送的第1双向传送电路( 30,42;80)及第2双向传送电路(36,38;85)。第1双向传送电路通过公共总线(28)连接在具有大存储容量的存储器,高速存储器通过第5总线(32)连接在第2传送电路。该第2双向传送电路通过第6总线(35)连接在指令寄存器(44)及数据寄存器(46)。在该指令寄存器(44)及数据寄存器(46)附近配置处理器(52),处理器处理指令寄存器的指令及数据寄存器的数据,把处理结果再存储在数据寄存器中。总线接口单元通过第1总线(22)连接在DQ连接部,通过第2总线连接在具有大存储容量的存储器。第1及第2双向传送电路通过第4总线(31,40)相连。通过分别配置各种总线,因此在外部进行信息传送时,在内部处理器可以使用能利用的总线进行处理。
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公开(公告)号：CN1302482C
公开(公告)日：2007-02-28
申请号：CN02143452.2
申请日：2002-09-26
Applicant: 三菱电机株式会社
Inventor： 大谷顺
IPC: G11C11/15
CPC classification number: G11C11/16 , G11C29/789
Abstract: 与存储器阵列(10)相邻地配置的编程组件(PU0～PU2)分别各存储置换修复所需要的冗长信息的1位。在通常的数据读出动作之前，从编程组件中读出的冗长信息锁存到行选择电路(20)内。行选择电路(20)根据由冗长信息表示的不良行地址与输入的行地址(RA0，RA1)的一致判断有选择地激活与正规存储单元对应的字线(WL0～WL3)和备用字线(SWL)中的1条字线。
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公开(公告)号：CN1271715C
公开(公告)日：2006-08-23
申请号：CN03104321.6
申请日：2003-01-30
Applicant: 三菱电机株式会社
IPC: H01L27/10 , H01L27/115 , H01L21/8247 , G11C16/00 , G11C14/00
CPC classification number: G11C16/3459 , G11C11/5628 , G11C11/5642 , G11C11/5671 , G11C16/0475 , G11C16/0491 , G11C16/10 , G11C16/24 , G11C16/26 , G11C16/30 , G11C16/3454 , G11C2211/5634
Abstract: 半导体存储装置向存储块内的特定的存储单元进行写入动作时，在施加规定期间写入电压后，采用读出放大器电路及比较器进行校验动作。根据校验动作的结果，判断向存储单元的写入不足时，根据存储控制电路的指示再次进行写入动作。此时，存储控制电路调节写入电压。
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公开(公告)号：CN1191585C
公开(公告)日：2005-03-02
申请号：CN01143373.6
申请日：2001-12-21
Applicant: 三菱电机株式会社
Abstract: 本发明的课题是，对于多个DRAM芯(100.1～100.n)共同地设置内建自测试电路(300)和内建冗余解析电路(400)。内建冗余解析电路(400)根据来自内建自测试电路(300)的地址信号和有缺陷存储单元的检测结果，决定应该用各多个预备存储单元行和预备存储单元列置换的有缺陷地址。内建冗余解析电路(400)根据成为测试对象的DRAM芯的容量，限制存储有缺陷地址的地址存储电路的有效使用区域。
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公开(公告)号：CN1228191A
公开(公告)日：1999-09-08
申请号：CN96180420.3
申请日：1996-10-28
Applicant: 三菱电机株式会社
IPC: G11C11/407 , H01L27/10
Abstract: 寄存器(20、22；20、22、30、32)沿着动态随机存取存储单元阵列(1)的4边的至少相对的2边配置。这些寄存器，通过用于存储单元阵列的内部数据传送的内部数据总线(GIOO－GIO127；GIOO－GIOn；SGIOO－SGIOn)相互连接。沿相对的2边配置的寄存器(20、22；20、22、30、32)的至少1个(20；20、30)，与外部数据总线连接，其余寄存器(22；22、32)通过内部数据总线与内部电路连接。对与外部电路连接的寄存器(20)，设置根据外部控制信号控制动作的外部控制器(62)，对与内部电路连接的寄存器(22)，设置根据来自内部电路的控制信号控制动作的内部控制器(72)。仅当外部电路和内部电路对存储单元阵列(1)的同一地址的存储单元的数据进行读出时，允许外部电路和内部电路同时访问存储单元阵列。
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Patent Agency Ranking
公开(公告)号：CN1474457A
公开(公告)日：2004-02-11
申请号：CN03108417.6
申请日：2003-03-31
Applicant: 三菱电机株式会社
Inventor： 大谷顺
IPC: H01L27/115 , H01L27/10 , H01L29/788 , H01L29/792
CPC classification number: G11C16/08 , G11C8/08 , G11C16/0475
Abstract: 在非易失半导体存储装置中，设置有分别产生不同电压的3种字线电压发生电路(11a～11c)。设置有用于从3种不同电压中预先选择1种电压的电压选择电路13。在下层硅氧化膜5a的膜厚比上层硅氧化膜5c膜厚还薄的ONO5膜中，预先选择字线电压发生电路11a，进行写入动作时施加低于常规电压(9V)的7V电压，在上层硅氧化膜5c的膜厚比下层硅氧化膜5a膜厚还薄的ONO5膜中，预先选择字线电压发生电路11b并施加高于通常9V的11V电压。这样，便能够获得可以稳定保留作为信息的电荷的非易失半导体存储装置。
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公开(公告)号：CN1135565C
公开(公告)日：2004-01-21
申请号：CN96180420.3
申请日：1996-10-28
Applicant: 三菱电机株式会社
IPC: G11C11/407 , H01L27/10
Abstract: 寄存器(20、22；20、22、30、32)沿着动态随机存取存储单元阵列(1)的4边的至少相对的2边配置。这些寄存器，通过用于存储单元阵列的内部数据传送的内部数据总线(GIO0-GIO127；GIO0-GIOn；SGIO0-SGIOn)相互连接。沿相对的2边配置的寄存器(20、22；20、22、30、32)的至少1个(20；20、30)，与外部数据总线连接，其余寄存器(22；22、32)通过内部数据总线与内部电路连接。对与外部电路连接的寄存器(20)，设置根据外部控制信号控制动作的外部控制器(62)，对与内部电路连接的寄存器(22)，设置根据来自内部电路的控制信号控制动作的内部控制器(72)。仅当外部电路和内部电路对存储单元阵列(1)的同一地址的存储单元的数据进行读出时，允许外部电路和内部电路同时访问存储单元阵列。
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公开(公告)号：CN1371099A
公开(公告)日：2002-09-25
申请号：CN01143373.6
申请日：2001-12-21
Applicant: 三菱电机株式会社
Abstract: 本发明的课题是,对于多个DRAM芯(100.1～100.n)共同地设置内建自测试电路(300)和内建冗余解析电路(400)。内建冗余解析电路(400)根据来自内建自测试电路(300)的地址信号和有缺陷存储单元的检测结果,决定应该用各多个预备存储单元行和预备存储单元列置换的有缺陷地址。内建冗余解析电路(400)根据成为测试对象的DRAM芯的容量,限制存储有缺陷地址的地址存储电路的有效使用区域。
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公开(公告)号：CN1459863A
公开(公告)日：2003-12-03
申请号：CN03104321.6
申请日：2003-01-30
Applicant: 三菱电机株式会社
IPC: H01L27/10 , H01L27/115 , H01L21/8247 , G11C16/00 , G11C14/00
CPC classification number: G11C16/3459 , G11C11/5628 , G11C11/5642 , G11C11/5671 , G11C16/0475 , G11C16/0491 , G11C16/10 , G11C16/24 , G11C16/26 , G11C16/30 , G11C16/3454 , G11C2211/5634
Abstract: 半导体存储装置向存储块内的特定的存储单元进行写入动作时，在施加规定期间写入电压后，采用读出放大器电路及比较器进行校验动作。根据校验动作的结果，判断向存储单元的写入不足时，根据存储控制电路的指示再次进行写入动作。此时，存储控制电路调节写入电压。
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公开(公告)号：CN1127691C
公开(公告)日：2003-11-12
申请号：CN96180457.2
申请日：1996-10-24
Applicant: 三菱电机株式会社
Abstract: 具有大存储容量的第1存储器(26)通过总线接口单元(23)连接在输入输出信息信号的DQ连接部(21)。高速存储器(34)和具有大存储容量的存储器之间设置进行双向信息信号传送的第1双向传送电路(30，42；80)及第2双向传送电路(36，38；85)。第1双向传送电路通过公共总线(28)连接在具有大存储容量的存储器，高速存储器通过第5总线(32)连接在第2传送电路。该第2双向传送电路通过第6总线(35)连接在指令寄存器(44)及数据寄存器(46)。在该指令寄存器(44)及数据寄存器(46)附近配置处理器(52)，处理器处理指令寄存器的指令及数据寄存器的数据，把处理结果再存储在数据寄存器中。总线接口单元通过第1总线(22)连接在DQ连接部，通过第2总线连接在具有大存储容量的存储器。第1及第2双向传送电路通过第4总线(31，40)相连。通过分别配置各种总线，因此在外部进行信息传送时，在内部处理器可以使用能利用的总线进行处理。
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