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公开(公告)号：CN1127691C
公开(公告)日：2003-11-12
申请号：CN96180457.2
申请日：1996-10-24
Applicant: 三菱电机株式会社
Abstract: 具有大存储容量的第1存储器(26)通过总线接口单元(23)连接在输入输出信息信号的DQ连接部(21)。高速存储器(34)和具有大存储容量的存储器之间设置进行双向信息信号传送的第1双向传送电路(30，42；80)及第2双向传送电路(36，38；85)。第1双向传送电路通过公共总线(28)连接在具有大存储容量的存储器，高速存储器通过第5总线(32)连接在第2传送电路。该第2双向传送电路通过第6总线(35)连接在指令寄存器(44)及数据寄存器(46)。在该指令寄存器(44)及数据寄存器(46)附近配置处理器(52)，处理器处理指令寄存器的指令及数据寄存器的数据，把处理结果再存储在数据寄存器中。总线接口单元通过第1总线(22)连接在DQ连接部，通过第2总线连接在具有大存储容量的存储器。第1及第2双向传送电路通过第4总线(31，40)相连。通过分别配置各种总线，因此在外部进行信息传送时，在内部处理器可以使用能利用的总线进行处理。
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公开(公告)号：CN1494083A
公开(公告)日：2004-05-05
申请号：CN03145781.9
申请日：2003-06-30
Applicant: 三菱电机株式会社
IPC: G11C11/4091 , H01L27/108
CPC classification number: G11C11/40611 , G11C7/1048 , G11C7/18 , G11C11/406 , G11C11/4097 , G11C2207/002 , G11C2211/4067 , G11C2211/4068
Abstract: 本发明旨在提供一种能够降低等待期间与刷新期间的电力消耗的半导体存储装置，该装置中设有：多个存储单元；响应字线的激活，与在多个存储单元中一个选择的单元电连接的第一数据线/BLM；相对于第一数据线/BLM分级设置的第二数据线IOR；设置在第一数据线/BLM和第二数据线IOR之间的、在读出数据时用基于第一数据线电压的驱动力，将第二数据线IOR驱动到固定电压GND的读出电路RG；按照预充电/均衡指示，向第二数据线提供预定电压Vcc的电压供给控制电路30。该电压供应控制电路30中包含，在数据读出期间以外的预定期间，将第二数据线与预定电压断开的电压供给停止电路30c、30d。
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Patent Agency Ranking
公开(公告)号：CN1229486A
公开(公告)日：1999-09-22
申请号：CN96180457.2
申请日：1996-10-24
Applicant: 三菱电机株式会社
Abstract: 具有大存储容量的第1存储器(26)通过总线接口单元(23)连接在输入输出信息信号的DQ连接部(21)。高速存储器(34)和具有大存储容量的存储器之间设置进行双向信息信号传送的第1双向传送电路( 30,42;80)及第2双向传送电路(36,38;85)。第1双向传送电路通过公共总线(28)连接在具有大存储容量的存储器,高速存储器通过第5总线(32)连接在第2传送电路。该第2双向传送电路通过第6总线(35)连接在指令寄存器(44)及数据寄存器(46)。在该指令寄存器(44)及数据寄存器(46)附近配置处理器(52),处理器处理指令寄存器的指令及数据寄存器的数据,把处理结果再存储在数据寄存器中。总线接口单元通过第1总线(22)连接在DQ连接部,通过第2总线连接在具有大存储容量的存储器。第1及第2双向传送电路通过第4总线(31,40)相连。通过分别配置各种总线,因此在外部进行信息传送时,在内部处理器可以使用能利用的总线进行处理。
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公开(公告)号：CN1228191A
公开(公告)日：1999-09-08
申请号：CN96180420.3
申请日：1996-10-28
Applicant: 三菱电机株式会社
IPC: G11C11/407 , H01L27/10
Abstract: 寄存器(20、22；20、22、30、32)沿着动态随机存取存储单元阵列(1)的4边的至少相对的2边配置。这些寄存器，通过用于存储单元阵列的内部数据传送的内部数据总线(GIOO－GIO127；GIOO－GIOn；SGIOO－SGIOn)相互连接。沿相对的2边配置的寄存器(20、22；20、22、30、32)的至少1个(20；20、30)，与外部数据总线连接，其余寄存器(22；22、32)通过内部数据总线与内部电路连接。对与外部电路连接的寄存器(20)，设置根据外部控制信号控制动作的外部控制器(62)，对与内部电路连接的寄存器(22)，设置根据来自内部电路的控制信号控制动作的内部控制器(72)。仅当外部电路和内部电路对存储单元阵列(1)的同一地址的存储单元的数据进行读出时，允许外部电路和内部电路同时访问存储单元阵列。
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公开(公告)号：CN1135565C
公开(公告)日：2004-01-21
申请号：CN96180420.3
申请日：1996-10-28
Applicant: 三菱电机株式会社
IPC: G11C11/407 , H01L27/10
Abstract: 寄存器(20、22；20、22、30、32)沿着动态随机存取存储单元阵列(1)的4边的至少相对的2边配置。这些寄存器，通过用于存储单元阵列的内部数据传送的内部数据总线(GIO0-GIO127；GIO0-GIOn；SGIO0-SGIOn)相互连接。沿相对的2边配置的寄存器(20、22；20、22、30、32)的至少1个(20；20、30)，与外部数据总线连接，其余寄存器(22；22、32)通过内部数据总线与内部电路连接。对与外部电路连接的寄存器(20)，设置根据外部控制信号控制动作的外部控制器(62)，对与内部电路连接的寄存器(22)，设置根据来自内部电路的控制信号控制动作的内部控制器(72)。仅当外部电路和内部电路对存储单元阵列(1)的同一地址的存储单元的数据进行读出时，允许外部电路和内部电路同时访问存储单元阵列。
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公开(公告)号：CN1110856C
公开(公告)日：2003-06-04
申请号：CN97125547.4
申请日：1997-12-12
Applicant: 三菱电机株式会社
IPC: H01L27/108 , G01R31/3183
Abstract: 目的是得到一种在单一芯片上混合装载了SDRAM和逻辑电路的半导体集成电路装置。具备具有在普通的SDRAM核心中将从外部被输入的外部控制信号译码为内部控制信号的功能的SDRAM控制器。
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公开(公告)号：CN1195891A
公开(公告)日：1998-10-14
申请号：CN97125547.4
申请日：1997-12-12
Applicant: 三菱电机株式会社
IPC: H01L27/108 , G01R31/3183
Abstract: 目的是得到一种在单一芯片上混合装载了SDRAM和逻辑电路的半导体集成电路装置。具备具有在普通的SDRAM核心中将从外部被输入的外部控制信号译码为内部控制信号的功能的SDRAM控制器。
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