公开(公告)号：CN1494083A

公开(公告)日：2004-05-05

申请号：CN03145781.9

申请日：2003-06-30

Applicant: 三菱电机株式会社

Inventor： 万行厚雄 ,  原口大 ,  山崎彰

IPC: G11C11/4091 ,  H01L27/108

CPC classification number: G11C11/40611 ,  G11C7/1048 ,  G11C7/18 ,  G11C11/406 ,  G11C11/4097 ,  G11C2207/002 ,  G11C2211/4067 ,  G11C2211/4068

Abstract: 本发明旨在提供一种能够降低等待期间与刷新期间的电力消耗的半导体存储装置，该装置中设有：多个存储单元；响应字线的激活，与在多个存储单元中一个选择的单元电连接的第一数据线/BLM；相对于第一数据线/BLM分级设置的第二数据线IOR；设置在第一数据线/BLM和第二数据线IOR之间的、在读出数据时用基于第一数据线电压的驱动力，将第二数据线IOR驱动到固定电压GND的读出电路RG；按照预充电/均衡指示，向第二数据线提供预定电压Vcc的电压供给控制电路30。该电压供应控制电路30中包含，在数据读出期间以外的预定期间，将第二数据线与预定电压断开的电压供给停止电路30c、30d。