公开(公告)号：CN118826423A

公开(公告)日：2024-10-22

申请号：CN202410433912.1

申请日：2024-04-11

Applicant: 三菱电机株式会社

Inventor： 附田正则 ,  大塚翔瑠

IPC: H02M1/00 ,  G01R19/00 ,  G05B19/04 ,  H02M1/08

Abstract: 本公开的目的在于提供防止半导体模块的大型化的半导体装置的控制系统。本公开的半导体装置的控制系统具备取得部、检测部、判断部及输出部，检测部由设置于双面印刷电路基板的线圈构造、去路以及归路构成，线圈构造包括双面印刷电路基板的表面层以及背面层和内侧贯通孔以及外侧贯通孔，去路及归路设置为在俯视观察时在表面层或背面层进行环绕，内侧贯通孔及外侧贯通孔沿着环绕以等间隔设置，去路和归路中的一方在表面层及背面层连接于内侧贯通孔和外侧贯通孔，且除内侧贯通孔或外侧贯通孔的周边以外的至少一部分在俯视观察时重叠，去路和归路中的另一方设置为在相对于内侧贯通孔或外侧贯通孔而言与线圈构造相反的一侧，沿着去路和归路中的一方。

公开(公告)号：CN113745312B

公开(公告)日：2024-08-06

申请号：CN202110559128.1

申请日：2021-05-21

Applicant: 三菱电机株式会社

Inventor： 曾根田真也 ,  原田健司 ,  大塚翔瑠

IPC: H01L29/06 ,  H01L29/861 ,  H01L29/739 ,  H01L27/06

Abstract: 提供抑制了恢复动作中的雪崩动作，提高了恢复破坏耐量的RC‑IGBT。半导体装置在共通的半导体基板形成了晶体管和二极管，二极管区域具有：第2导电型的第5半导体层，其设置于半导体基板的第2主面侧；第2导电型的第2半导体层，其设置于第5半导体层之上；第1导电型的第3半导体层，其与第2半导体层相比设置于半导体基板的第1主面侧；第1导电型的第6半导体层，其设置于第3半导体层之上；第2电极，其与第6半导体层电连接；第1电极，其与第5半导体层电连接；以及寿命控制层，其到达比从第1主面侧起的第3半导体层的厚度方向端部和从第2主面侧起的第5半导体层的厚度方向端部之间的第2半导体层的中间位置深的位置，由晶体缺陷层构成。

公开(公告)号：CN113903800B

公开(公告)日：2024-07-12

申请号：CN202110747725.7

申请日：2021-07-02

Applicant: 三菱电机株式会社

Inventor： 大塚翔瑠 ,  大木博文 ,  迫纮平

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 本发明涉及半导体装置。本发明的目的在于提供能够抑制电流感测区域的沟道与阴极层之间的干涉，并且尽可能减小该沟道与该阴极层之间的距离的技术。在将从第1半导体层的沟道至集电极层以及阴极层的另一者即第3半导体层为止的沿着面内方向的第1距离设为W，将从第1半导体层的沟道至第2半导体层为止的第2距离设为S，将半导体基板中的从第1半导体层的沟道至第3半导体层为止之间的部分的扩散系数以及寿命分别设为D以及τ的情况下，预先确定的关系式成立。

公开(公告)号：CN113314603B

公开(公告)日：2024-07-23

申请号：CN202110194137.5

申请日：2021-02-20

Applicant: 三菱电机株式会社

Inventor： 曾根田真也 ,  原田健司 ,  大塚翔瑠

IPC: H01L29/423 ,  H01L29/739 ,  H01L27/06

Abstract: 本发明提供一种半导体装置。对电场在多个第1沟槽栅极和多个第2沟槽栅极各自的端部集中，在沟槽内设置的绝缘膜劣化进行抑制，该多个第1沟槽栅极与多个第2沟槽栅极在沟槽栅极的延伸方向上邻接且分别以不同的间距设置。具有：多个第1二极管沟槽栅极(21)，其沿第1主面从单元区域的一端侧向相对的单元区域的另一端侧延伸且以第1间距(W1)相互邻接设置；边界沟槽栅极(23)，其与第1二极管沟槽栅极(21)的端部(21c)连接且在与第1二极管沟槽栅极(21)的延伸方向交叉的方向上延伸；以及第2二极管沟槽栅极(22)，其具有与边界沟槽栅极(23)连接的端部(22c)，该第2二极管沟槽栅极向单元区域的另一端侧延伸。

公开(公告)号：CN114068695A

公开(公告)日：2022-02-18

申请号：CN202110836558.3

申请日：2021-07-23

Applicant: 三菱电机株式会社

Inventor： 原田健司 ,  大塚翔瑠 ,  大木博文

IPC: H01L29/739 ,  H01L29/861 ,  H01L29/06

Abstract: 本发明提供减少元件损坏的半导体装置。半导体装置包含半导体基板、晶体管区域、二极管区域、边界沟槽栅极以及载流子控制区域。边界沟槽栅极设置于晶体管区域与二极管区域之间的边界部。载流子控制区域被作为半导体基板的表层而设置于比位于边界沟槽栅极与沟槽栅极之间的源极层更靠近边界沟槽栅极处。该载流子控制区域所包含的第1导电型的杂质浓度比源极层所包含的第1导电型的杂质浓度高，或者，该载流子控制区域所包含的第2导电型的杂质浓度比源极层所包含的第2导电型的杂质浓度低。

公开(公告)号：CN113903800A

公开(公告)日：2022-01-07

申请号：CN202110747725.7

申请日：2021-07-02

Applicant: 三菱电机株式会社

Inventor： 大塚翔瑠 ,  大木博文 ,  迫纮平

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 本发明涉及半导体装置。本发明的目的在于提供能够抑制电流感测区域的沟道与阴极层之间的干涉，并且尽可能减小该沟道与该阴极层之间的距离的技术。在将从第1半导体层的沟道至集电极层以及阴极层的另一者即第3半导体层为止的沿着面内方向的第1距离设为W，将从第1半导体层的沟道至第2半导体层为止的第2距离设为S，将半导体基板中的从第1半导体层的沟道至第3半导体层为止之间的部分的扩散系数以及寿命分别设为D以及τ的情况下，预先确定的关系式成立。

公开(公告)号：CN119812146A

公开(公告)日：2025-04-11

申请号：CN202411181330.5

申请日：2024-08-27

Applicant: 三菱电机株式会社

Inventor： 东哲矢 ,  小西和也 ,  大塚翔瑠

IPC: H01L23/48 ,  H01L21/768 ,  H10D84/40

Abstract: 本发明的半导体装置能够抑制在半导体装置的接触部形成空隙。半导体装置(100)具备：半导体基板，其形成有多个沟槽(8)；层间绝缘膜(4)，其形成在半导体基板上；接触孔(50)，其形成于层间绝缘膜(4)；以及电极(6)，其通过接触孔(50)而与半导体基板的沟槽(8)间的部分亦即半导体台面部(51)连接。接触孔(50)的侧壁是至少具有一阶台阶的阶梯状。接触孔(50)的底部位于半导体台面部(51)上，接触孔(50)的上端部位于半导体台面部(51)的外侧的位置。

公开(公告)号：CN113451391B

公开(公告)日：2024-08-09

申请号：CN202110295192.3

申请日：2021-03-19

Applicant: 三菱电机株式会社

Inventor： 中谷贵洋 ,  新田哲也 ,  大塚翔瑠

IPC: H01L29/06 ,  H01L29/739 ,  H01L27/06

Abstract: 提供提高了恢复动作时的破坏耐量的半导体装置。本发明涉及的半导体装置(100)为相邻地设置有绝缘栅型双极晶体管区域(1)和二极管区域(2)的半导体装置，绝缘栅型双极晶体管区域(1)具有：第2导电型的基极层(9)，其设置于第1主面侧的表层；第1导电型的发射极层(8)，其选择性地设置于基极层(9)的第1主面侧的表层；栅极电极(7a)，其设置于半导体基板的第1主面侧，在沿第1主面的第1方向上并列配置多个，隔着栅极绝缘膜(6a)面向发射极层(8)、基极层(9)及漂移层(12)；以及第1导电型的载流子注入抑制层(10)，其选择性地设置于基极层(9)的第1主面侧的表层，在第1方向上被基极层(9)夹着。

公开(公告)号：CN113745312A

公开(公告)日：2021-12-03

申请号：CN202110559128.1

申请日：2021-05-21

Applicant: 三菱电机株式会社

Inventor： 曾根田真也 ,  原田健司 ,  大塚翔瑠

IPC: H01L29/06 ,  H01L29/861 ,  H01L29/739 ,  H01L27/06

Abstract: 提供抑制了恢复动作中的雪崩动作，提高了恢复破坏耐量的RC‑IGBT。半导体装置在共通的半导体基板形成了晶体管和二极管，二极管区域具有：第2导电型的第5半导体层，其设置于半导体基板的第2主面侧；第2导电型的第2半导体层，其设置于第5半导体层之上；第1导电型的第3半导体层，其与第2半导体层相比设置于半导体基板的第1主面侧；第1导电型的第6半导体层，其设置于第3半导体层之上；第2电极，其与第6半导体层电连接；第1电极，其与第5半导体层电连接；以及寿命控制层，其到达比从第1主面侧起的第3半导体层的厚度方向端部和从第2主面侧起的第5半导体层的厚度方向端部之间的第2半导体层的中间位置深的位置，由晶体缺陷层构成。

公开(公告)号：CN119029023A

公开(公告)日：2024-11-26

申请号：CN202410187947.1

申请日：2024-02-20

Applicant: 三菱电机株式会社

Inventor： 大塚翔瑠 ,  阪口浩介

IPC: H01L29/739 ,  H01L29/06 ,  H01L21/331

Abstract: 本发明的目的在于提供一种能够适当地增大pn结的结面积的技术。半导体装置具备：半导体基板，其具有第一主面及第二主面；和多晶硅元件，其经由第一绝缘膜设置在第一主面上。多晶硅元件包括：第一导电型的第一区域及第二导电型的第二区域，它们设置在第一绝缘膜上；和第二导电型的第三区域，其设置在第一区域与第二区域之间，且杂质浓度比第二区域低。剖视时的第一区域的宽度相对于从第二主面朝向第一主面的方向变化。