公开(公告)号：CN1206935A

公开(公告)日：1999-02-03

申请号：CN97126407.4

申请日：1997-12-30

Applicant: 三星电子株式会社

Inventor： 朴文汉 ,  洪锡薰 ,  申裕均

IPC: H01L21/76 ,  H01L21/762

CPC classification number: H01L21/76232

Abstract: 提供一种使用两种类型的氧化膜的槽式隔离法。按照本方法,用两种具有不同的应力特性的相继层叠的氧化膜的复合膜来充填半导体衬底中的槽。对槽充填复合氧化膜进行增密处理。对槽充填复合氧化膜进行平面化处理,直到露出掩模层的上表面为止。这样就在该槽中形成槽充填层。

公开(公告)号：CN101714550A

公开(公告)日：2010-05-26

申请号：CN200910253069.4

申请日：2009-09-22

Applicant: 三星电子株式会社

Inventor： 柳正道 ,  金东赞 ,  郑圣勋 ,  崔时荣 ,  申裕均 ,  朴泰绪 ,  柳宗烈 ,  姜宗勋

IPC: H01L27/02 ,  H01L29/78 ,  H01L29/423 ,  H01L21/82 ,  H01L21/336 ,  H01L21/28 ,  H01L27/108

Abstract: 本发明提供了凹形沟道阵列晶体管、半导体器件及其制造方法。凹形沟道阵列晶体管可以包括衬底、栅极氧化层、栅极电极和源极/漏极区。衬底可以具有有源区和隔离区。凹槽可以形成在有源区中。栅极氧化层可以形成在凹槽和衬底上。栅极氧化层可以包括第一部分和在凹槽的侧表面上的第二部分，该第一部分在凹槽的侧端与有源区的侧壁之间的相交处上。第一部分的厚度可以大于第二部分的厚度的约70％。栅极电极可以形成在栅极氧化层上。源极/漏极区可以形成在衬底中。因此，凹形沟道阵列晶体管可以具有减小的泄漏电流和增大的导通电流。

公开(公告)号：CN1123467A

公开(公告)日：1996-05-29

申请号：CN95107354.0

申请日：1995-06-08

Applicant: 三星电子株式会社

Inventor： 安东浩 ,  安性俊 ,  申裕均 ,  金允基

IPC: H01L21/76

CPC classification number: H01L21/76205 ,  H01L21/32

Abstract: 一种半导体器件的器件隔离方法，包括：在半导体衬底上形成一衬垫氧化层和一氮化物层之后，将位于器件隔离区上方的氮化物层清除掉。通过局部腐蚀衬垫氧化层在氮化物层下方形成一个切口。在暴露的衬底上形成第一氧化层并在氮化物层侧壁上形成一个多晶硅分隔层之后，通过对其中已在950℃以上的温度下形成了多晶硅分隔层的所得结构进行氧化，在形成于有源区上的氮化物层下方形成一个空洞。可实现良好的单元限定和稳定的器件隔离。

公开(公告)号：CN101714550B

公开(公告)日：2014-01-15

申请号：CN200910253069.4

申请日：2009-09-22

Applicant: 三星电子株式会社

Inventor： 柳正道 ,  金东赞 ,  郑圣勋 ,  崔时荣 ,  申裕均 ,  朴泰绪 ,  柳宗烈 ,  姜宗勋

IPC: H01L27/02 ,  H01L29/78 ,  H01L29/423 ,  H01L21/82 ,  H01L21/336 ,  H01L21/28 ,  H01L27/108

Abstract: 本发明提供了凹形沟道阵列晶体管、半导体器件及其制造方法。凹形沟道阵列晶体管可以包括衬底、栅极氧化层、栅极电极和源极/漏极区。衬底可以具有有源区和隔离区。凹槽可以形成在有源区中。栅极氧化层可以形成在凹槽和衬底上。栅极氧化层可以包括第一部分和在凹槽的侧表面上的第二部分，该第一部分在凹槽的侧端与有源区的侧壁之间的相交处上。第一部分的厚度可以大于第二部分的厚度的约70％。栅极电极可以形成在栅极氧化层上。源极/漏极区可以形成在衬底中。因此，凹形沟道阵列晶体管可以具有减小的泄漏电流和增大的导通电流。

公开(公告)号：CN101728329A

公开(公告)日：2010-06-09

申请号：CN200910206176.1

申请日：2009-10-21

Applicant: 三星电子株式会社

Inventor： 玄尚镇 ,  崔时荣 ,  申裕均 ,  徐康一 ,  赵学柱 ,  罗勋奏 ,  李晓山 ,  朴全雄 ,  李惠兰 ,  洪炯硕

IPC: H01L21/8238 ,  H01L21/28 ,  H01L21/336 ,  H01L29/78 ,  H01L29/43

CPC classification number: H01L21/823842 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823857

Abstract: 本发明提供了一种半导体器件及其形成方法。该方法可以包括在衬底上形成金属氧化物层和在该金属氧化物层上形成牺牲氧化物层。在衬底上执行退火工艺。在退火工艺的工艺温度下，牺牲氧化物层的生成自由能大于金属氧化物层的生成自由能。

公开(公告)号：CN101728329B

公开(公告)日：2015-07-08

申请号：CN200910206176.1

申请日：2009-10-21

Applicant: 三星电子株式会社

Inventor： 玄尚镇 ,  崔时荣 ,  申裕均 ,  徐康一 ,  赵学柱 ,  罗勋奏 ,  李晓山 ,  朴全雄 ,  李惠兰 ,  洪炯硕

IPC: H01L21/8238 ,  H01L21/28 ,  H01L21/336 ,  H01L29/78 ,  H01L29/43

CPC classification number: H01L21/823842 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823857

Abstract: 本发明提供了一种半导体器件及其形成方法。该方法可以包括在衬底上形成金属氧化物层和在该金属氧化物层上形成牺牲氧化物层。在衬底上执行退火工艺。在退火工艺的工艺温度下，牺牲氧化物层的生成自由能大于金属氧化物层的生成自由能。

公开(公告)号：CN1128472C

公开(公告)日：2003-11-19

申请号：CN97126407.4

申请日：1997-12-30

Applicant: 三星电子株式会社

Inventor： 朴文汉 ,  洪锡薰 ,  申裕均

IPC: H01L21/76 ,  H01L21/762

CPC classification number: H01L21/76232

Abstract: 本发明涉及一种制造半导体器件的方法，尤其涉及一种使用两种类型的氧化膜的槽式隔离法，以便释放半导体衬底隔离区中的应力。该方法包括：在具有多个槽的集成电路衬底上形成由应力特性不同的第1和第2层叠氧化膜组成的槽充填氧化膜，该层叠的第1氧化膜充填所述槽，该层叠的第2氧化膜位于槽外面的第1氧化膜之上；对该槽充填氧化膜进行增密处理；和对该槽充填氧化膜进行平面化处理，以便在该槽区内形成槽充填层。该方法能提高半导体器件的集成度，减少槽充填氧化膜中的应力和由槽充填氧化膜施加到半导体衬底内的应力。

公开(公告)号：CN1059517C

公开(公告)日：2000-12-13

申请号：CN95107354.0

申请日：1995-06-08

Applicant: 三星电子株式会社

Inventor： 安东浩 ,  安性俊 ,  申裕均 ,  金允基

IPC: H01L21/76

CPC classification number: H01L21/76205 ,  H01L21/32

Abstract: 一种半导体器件的器件隔离方法，包括：在半导体衬底上形成一衬垫氧化层和一氮化物层之后，将位于器件隔离区上方的氮化物层清除掉。通过局部腐蚀衬垫氧化层在氮化物层下方形成一个切口。在暴露的衬底上形成第一氧化层并在氮化物层侧壁上形成一个多晶硅分隔层之后，通过对其中已在950℃以上的温度下形成了多晶硅分隔层的所得结构进行氧化，在形成于有源区上的氮化物层下方形成一个空洞。可实现良好的单元限定和稳定的器件隔离。