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公开(公告)号：CN111415861B
公开(公告)日：2025-04-22
申请号：CN201911080316.5
申请日：2019-11-07
Applicant: 三星电子株式会社
IPC: H01L21/033
Abstract: 本申请提供了形成图案的方法和使用该方法制造半导体装置的方法。在目标层上形成第一掩膜层和第二掩膜层。图案化第二掩膜层以形成第二掩膜图案，每个第二掩膜图案具有菱形形状，菱形形状具有第一对角线和第二对角线。通过蚀刻对第二掩膜图案执行修整处理以形成第二掩膜。每个第二掩膜图案的相对的第一顶点的第一部分比每个第二掩膜图案的相对的第二顶点的第二部分蚀刻得更多。相对的第一顶点之间的第一对角线的长度大于相对的第二顶点之间的第二对角线的长度。通过使用第二掩膜作为蚀刻掩膜蚀刻第一掩膜层，来图案化第一掩膜层以形成第一掩膜。通过使用第一掩膜作为蚀刻掩膜蚀刻目标层，来图案化目标层以形成目标图案。
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公开(公告)号：CN118870813A
公开(公告)日：2024-10-29
申请号：CN202410422465.X
申请日：2024-04-09
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了半导体存储器件。所述半导体存储器件可以包括：衬底；元件隔离图案，所述元件隔离图案在所述衬底中限定有源区域；第一导电图案，所述第一导电图案位于所述衬底和所述元件隔离图案上，并且在第一方向上延伸，其中，所述第一导电图案连接到所述有源区域的第一部分；电容器结构，所述电容器结构位于所述衬底和所述元件隔离图案上，并且连接到所述有源区域的第二部分；栅极沟槽，所述栅极沟槽被限定在所述衬底和所述元件隔离图案中并且在第二方向上延伸，其中，所述栅极沟槽在所述有源区域中的部分的第一沟槽宽度大于所述栅极沟槽在所述元件隔离图案中的部分的第二沟槽宽度。
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公开(公告)号：CN116801614A
公开(公告)日：2023-09-22
申请号：CN202310068153.9
申请日：2023-01-13
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了一种半导体存储器装置。所述半导体存储器装置可以包括：隔离图案，在基底中并且限定基底的第一有源部分和基底的第二有源部分；第一位线，与第一有源部分的中心交叉；第二位线，与第二有源部分的中心交叉；位线接触件，在第一位线与第一有源部分的中心之间；以及存储节点垫，在第二有源部分的端部上。第一有源部分和第二有源部分可以彼此间隔开。第一有源部分的中心可以与第二有源部分的端部相邻。第一位线的底表面的水平可以低于第二位线的底表面的水平。
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公开(公告)号：CN115939098A
公开(公告)日：2023-04-07
申请号：CN202210793024.1
申请日：2022-07-05
Applicant: 三星电子株式会社
IPC: H01L23/538 , H01B1/04
Abstract: 一种半导体装置，包括；有源区，其由衬底上的隔离膜限定；字线，其位于衬底中，该字线在第一方向上延伸并且与有源区交叉；位线，其位于字线上方并且在第二方向上延伸；接触件，其位于在第一方向上相邻的位线之间，该接触件连接有源区并在竖直方向上延伸；以及接触件栅栏，其设置在接触件在第二方向上的相对的侧表面中的每个侧表面上并且在竖直方向上延伸，其中，有源区具有倾斜于第一方向延伸的条形，并且接触件栅栏包括含碳绝缘膜。
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公开(公告)号：CN115241193A
公开(公告)日：2022-10-25
申请号：CN202210109837.4
申请日：2022-01-28
Applicant: 三星电子株式会社
IPC: H01L27/108
Abstract: 一种半导体器件，该半导体器件包括衬底，该衬底包括有源区和接触凹槽。栅电极设置在衬底中并且在第一方向上延伸。位线结构与栅电极交叉并且在与第一方向交叉的第二方向上延伸。位线结构包括设置在接触凹槽中的直接接触部。掩埋接触部设置在衬底上并且电连接到有源区。间隔物结构设置在位线结构与掩埋接触部之间。间隔物结构包括：掩埋间隔物，其设置在直接接触部的横向侧表面上；以及气隙，其设置在掩埋间隔物上。气隙暴露位线结构的横向侧表面。
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Patent Agency Ranking
公开(公告)号：CN115223988A
公开(公告)日：2022-10-21
申请号：CN202210109946.6
申请日：2022-01-28
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L23/48 , H01L23/528 , H01L23/538
Abstract: 一种集成电路器件包括：衬底，包括有源区；直接接触部，与选自有源区的第一有源区电连接；掩埋接触插塞，与选自有源区的第二有源区电连接并包括导电半导体层，第二有源区在第一水平方向上与第一有源区相邻；位线，在衬底上沿垂直于第一水平方向的第二水平方向延伸，并电连接到直接接触部；导电着接焊盘，沿竖直方向朝向掩埋接触插塞延伸，具有在第一水平方向上面对位线的侧壁，并包括金属；以及外绝缘间隔物，在位线与导电着接焊盘之间，与导电着接焊盘的侧壁接触，并与掩埋接触插塞间隔开。
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公开(公告)号：CN118946142A
公开(公告)日：2024-11-12
申请号：CN202410574499.0
申请日：2024-05-10
Applicant: 三星电子株式会社
IPC: H10B12/00
Abstract: 提供了半导体装置。所述半导体装置包括：第一接触件结构，在有源图案的中心部分上；位线结构，在第一接触件结构上；间隔件结构，在位线结构的侧壁上和第一接触件结构的侧壁上，并且包括在与基底的上表面平行的水平方向上顺序地堆叠的第一间隔件、第二间隔件、蚀刻停止图案和第三间隔件；第二接触件结构，在有源图案的端部上；以及电容器，在第二接触件结构上。第一间隔件的最下表面可以低于第二间隔件的最下表面，并且蚀刻停止图案和第三间隔件的下表面可以高于第二间隔件的最下表面。
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公开(公告)号：CN116981250A
公开(公告)日：2023-10-31
申请号：CN202310259397.5
申请日：2023-03-10
Applicant: 三星电子株式会社
Abstract: 公开半导体存储器器件和制造半导体存储器器件的方法。所述半导体存储器器件包括：半导体基底；器件隔离层，在半导体基底中限定有源部分；位线结构，在半导体基底上与有源部分相交；第一导电垫，在位线结构与有源部分之间；位线接触图案，在第一导电垫与位线结构之间；第一位线接触间隔件，覆盖第一导电垫的第一侧壁；以及第二位线接触间隔件，覆盖第一导电垫的第二侧壁，其中，第一导电垫具有与有源部分的顶表面接触的平坦的底表面，并且第一位线接触间隔件的宽度不同于第二位线接触间隔件的宽度。
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公开(公告)号：CN111415861A
公开(公告)日：2020-07-14
申请号：CN201911080316.5
申请日：2019-11-07
Applicant: 三星电子株式会社
IPC: H01L21/033
Abstract: 本申请提供了形成图案的方法和使用该方法制造半导体装置的方法。在目标层上形成第一掩膜层和第二掩膜层。图案化第二掩膜层以形成第二掩膜图案，每个第二掩膜图案具有菱形形状，菱形形状具有第一对角线和第二对角线。通过蚀刻对第二掩膜图案执行修整处理以形成第二掩膜。每个第二掩膜图案的相对的第一顶点的第一部分比每个第二掩膜图案的相对的第二顶点的第二部分蚀刻得更多。相对的第一顶点之间的第一对角线的长度大于相对的第二顶点之间的第二对角线的长度。通过使用第二掩膜作为蚀刻掩膜蚀刻第一掩膜层，来图案化第一掩膜层以形成第一掩膜。通过使用第一掩膜作为蚀刻掩膜蚀刻目标层，来图案化目标层以形成目标图案。
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