-
-
公开(公告)号：CN110827872A
公开(公告)日：2020-02-21
申请号：CN201910343137.X
申请日：2019-04-25
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 一种延迟锁相环电路，包括第一占空比校正器和第二占空比校正器、以及第一占空比检测器和第二占空比检测器。第一占空比校正器响应于第一校正码，调整第一分频时钟信号至第四分频时钟信号中的一些的占空比，以提供第一校正时钟信号至第四校正时钟信号。第二占空比校正器响应于第二校正码，调整第二延迟时钟信号至第四延迟时钟信号中的一些的延迟，以提供第一源时钟信号至第四源时钟信号。第一占空比检测器检测第一传播时钟信号的占空比，以产生第一校正码的第一子校正码，并且检测第一复时钟信号和第二恢复时钟信号的占空比以产生第二校正码。第二占空比检测器检测第二传播时钟信号的占空比，以产生第一校正码的第二子校正码。
-
公开(公告)号：CN108074594A
公开(公告)日：2018-05-25
申请号：CN201711076903.8
申请日：2017-11-06
Applicant: 三星电子株式会社
Inventor： 崔训对
IPC: G11C7/10 , G11C7/12 , G11C11/4096
CPC classification number: H03K19/0005 , H03K3/011
Abstract: 存储设备包括主驱动器和预驱动器。主驱动器基于多个驱动信号向主机提供输出信号。预驱动器向主驱动器提供多个驱动信号，以便基于主驱动器的输出电阻值和主机的片内端接电路的电阻值校准输出信号的压摆率。预驱动器被配置为响应于输入信号而不管控制信号来生成多个驱动信号的第一驱动信号，并且响应于输入信号和控制信号生成多个驱动信号的第二驱动信号。
-
公开(公告)号：CN110838336B
公开(公告)日：2024-06-21
申请号：CN201910716005.7
申请日：2019-08-05
Applicant: 三星电子株式会社
Inventor： 崔训对
IPC: G11C29/52 , G11C11/4063
Abstract: 本公开提供了校准电路及包括该校准电路的半导体存储器件。该校准电路包括：第一上拉单元和第二上拉单元，第一上拉单元和第二上拉单元均接收上拉代码并连接在与外部电阻器连接的焊盘和第一电源电压之间；下拉单元，该下拉单元连接在焊盘与第二电源电压之间并接收下拉代码；比较器，该比较器比较第一电压与参考电压，然后比较第二电压与参考电压；第一数字滤波器，该第一数字滤波器基于第一电压与参考电压的第一比较结果调整上拉代码；以及第二数字滤波器，该第二数字滤波器基于第二电压与参考电压的第二比较结果调整下拉代码。
-
公开(公告)号：CN110827872B
公开(公告)日：2024-05-10
申请号：CN201910343137.X
申请日：2019-04-25
Applicant: 三星电子株式会社
IPC: G11C7/22
Abstract: 一种延迟锁相环电路，包括第一占空比校正器和第二占空比校正器、以及第一占空比检测器和第二占空比检测器。第一占空比校正器响应于第一校正码，调整第一分频时钟信号至第四分频时钟信号中的一些的占空比，以提供第一校正时钟信号至第四校正时钟信号。第二占空比校正器响应于第二校正码，调整第二延迟时钟信号至第四延迟时钟信号中的一些的延迟，以提供第一源时钟信号至第四源时钟信号。第一占空比检测器检测第一传播时钟信号的占空比，以产生第一校正码的第一子校正码，并且检测第一复时钟信号和第二恢复时钟信号的占空比以产生第二校正码。第二占空比检测器检测第二传播时钟信号的占空比，以产生第一校正码的第二子校正码。
-
Patent Agency Ranking
公开(公告)号：CN113890533A
公开(公告)日：2022-01-04
申请号：CN202110651744.X
申请日：2021-06-11
Applicant: 三星电子株式会社
Abstract: 延迟锁定环(DLL)电路的延迟电路包括：分相器，配置为拆分参考时钟信号的相位，以输出具有180度的相位差的第一参考时钟信号和第二参考时钟信号；逻辑门，配置为延迟第二参考时钟信号，以输出延迟的参考时钟信号；和延迟线电路，包括级联的多个延迟单元，延迟线电路配置为基于控制码集延迟第一参考时钟信号和延迟的参考时钟信号，和输出具有与多个延迟单元中包括的一个逻辑门的延迟对应的延迟量的第一延迟的时钟信号和第二延迟的时钟信号。
-
公开(公告)号：CN108133724A
公开(公告)日：2018-06-08
申请号：CN201711202968.2
申请日：2017-11-27
Applicant: 三星电子株式会社
IPC: G11C7/10
CPC classification number: G11C7/1057 , G11C29/025 , G11C29/028 , H01L25/0657 , G11C7/1051
Abstract: 被配置为执行ZQ校准方法的存储器器件可以包括共享连接到ZQ引脚的电阻器的第一裸芯和第二裸芯。第一裸芯可以被配置为响应于从存储器器件外部施加的ZQ校准命令，使用电阻器执行第一校准操作。第一裸芯可以被配置为在第一校准操作结束之后生成ZQ标志信号以及执行第二校准操作。第二裸芯可以被配置为响应于ZQ标志信号执行第一校准操作并在第二裸芯的第一校准操作结束之后执行第二校准操作。
-
公开(公告)号：CN117437964A
公开(公告)日：2024-01-23
申请号：CN202310906140.4
申请日：2023-07-21
Applicant: 三星电子株式会社
IPC: G11C29/02
Abstract: 提供了偏移校准训练方法及存储器装置。执行数据接收器偏移校准的方法包括：将第一参数码存储在模式寄存器中，第一参数码用于设置数据接收器偏移校准的默认数据接收器偏移校准；将第二参数码存储在模式寄存器中，第二参数码用于设置数据接收器偏移校准的可选数据接收器偏移校准；基于用于数据接收器偏移校准的第一参数码来训练默认数据接收器偏移校准；以及基于用于数据接收器偏移校准的第二参数码来训练可选数据接收器偏移校准。
-
公开(公告)号：CN109754829B
公开(公告)日：2023-10-13
申请号：CN201811312999.8
申请日：2018-11-06
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 电子电路可以包括驱动器，延迟电路，强度控制电路和加法器电路。驱动器可以基于第一信号生成第二信号。延迟电路可以将第一信号延迟与参考时间一样多，以生成第三信号。强度控制电路可以调整第三信号的幅度以生成第四信号。加法器电路可以将第二信号和第四信号相加以生成第五信号。在基于参考时间确定的第一时间间隔中，第五信号的幅度可以大于第二信号的幅度。在不与第一时间间隔重叠的第二时间间隔中，第五信号的幅度可以小于第二信号的幅度。在第二时间间隔中，第五信号的幅度可以小于第一信号的幅度。
-
公开(公告)号：CN114079441A
公开(公告)日：2022-02-22
申请号：CN202110621955.9
申请日：2021-06-03
Applicant: 三星电子株式会社
Abstract: 提供了占空比调节电路和延迟锁定环电路以及包括占空比调节电路和延迟锁定环电路的半导体存储器件。占空比调节电路包括：脉冲生成器，被配置为基于频率信息产生具有恒定脉冲宽度的脉冲信号，而与参考时钟信号的频率无关；码生成器，被配置为响应于脉冲信号，通过延迟脉冲信号来产生第一预定数量的延迟脉冲信号，作为第一码；以及占空比调节器，被配置为接收延迟时钟信号，并通过响应于第一码和第二码而调节延迟时钟信号的上升沿的斜率和下降沿的斜率来产生占空比校正时钟信号。
-
-
-
-
-
-
-
-
-
Search Results
33
records
(took 0.03 seconds)
