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公开(公告)号：CN116137168A
公开(公告)日：2023-05-19
申请号：CN202211433564.5
申请日：2022-11-16
Applicant: 三星电子株式会社
Abstract: 公开了非易失性存储器装置和非易失性存储器装置的操作方法。所述非易失性存储器装置包括：存储器单元阵列，包括分别连接到多条字线的多个存储器单元；多个第一传输晶体管，每个第一传输晶体管连接到所述多条字线中的一条字线的一侧；多个第二传输晶体管，每个第二传输晶体管连接到所述多条字线中的一条字线的另一侧；电压生成器，被配置为：生成多个操作电压，并且将所述多个操作电压施加到存储器单元阵列；响应于第一开关控制信号，第一开关电路被配置为将所述多个第一传输晶体管连接到电压生成器；并且响应于第二开关控制信号，第二开关电路被配置为将所述多个第二传输晶体管连接到电压生成器。
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公开(公告)号：CN1925119B
公开(公告)日：2010-12-08
申请号：CN200610126323.0
申请日：2006-08-30
Applicant: 三星电子株式会社
IPC: H01L21/336
CPC classification number: H01L29/785 , H01L21/28273 , H01L21/28282 , H01L21/84 , H01L27/10873 , H01L27/10879 , H01L27/1159 , H01L27/2436 , H01L29/66795
Abstract: 提供了制造半导体器件的方法，所述半导体器件所包括的鳍型FET结构提供主体偏压控制，表现出与SOI结构相关的某些特征优点，提供增大的工作电流和/或降低的接触电阻。所述的制造半导体器件的方法包括：在第一绝缘膜的突出部分的侧壁上形成绝缘分隔体；通过以绝缘分隔体作为蚀刻掩模去除半导体衬底的暴露区域而形成第二沟槽，并由此形成与第一绝缘膜接触并由其支撑的鳍。在形成鳍之后，形成填充第二沟槽并支撑所述鳍的第三绝缘膜。之后，去除第一绝缘膜的一部分，以开放鳍之间的空间，在所述空间内可以形成包括栅极电介质、栅电极和额外接触、绝缘和存储节点结构的额外结构。
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公开(公告)号：CN1949523B
公开(公告)日：2010-12-01
申请号：CN200610136129.0
申请日：2006-10-16
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522 , H01L21/8247 , H01L21/762 , H01L21/768
CPC classification number: H01L27/115 , H01L27/11519 , H01L27/11526 , H01L27/11529
Abstract: 提供了一种非易失性存储器件及其制造方法。该非易失性存储器件包括：在半导体衬底的预设或给定区域上顺序层叠的单元隔离图形和半导体图形；单元栅极线，在半导体图形上，并在单元隔离图形的一侧上的半导体衬底的顶表面上；多层阱绝缘层，在单元栅极线和半导体衬底以及单元栅极线和半导体图形之间；第一杂质扩散层，在单元栅极线的两侧上的半导体衬底中；以及第二杂质扩散层，在单元栅极线的两侧上的半导体图形中。
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公开(公告)号：CN112306397A
公开(公告)日：2021-02-02
申请号：CN202010740963.0
申请日：2020-07-28
Applicant: 三星电子株式会社
Abstract: 提供了一种操作存储控制器的方法，该方法包括：响应于写入请求，基于状态整形信息对接收到的数据执行状态整形操作，接收到的数据和写入请求是从主机接收的，状态整形信息表示与要在其上对接收到的数据进行编程的存储单元组相对应的存储单元特性，并且状态整形信息是从存储设备接收的；以及向存储设备发送转换数据，转换数据是通过状态整形操作而生成的。
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公开(公告)号：CN112103294A
公开(公告)日：2020-12-18
申请号：CN202010069622.5
申请日：2020-01-21
Applicant: 三星电子株式会社
IPC: H01L27/11568 , H01L27/11582 , H01L27/11521 , H01L27/11556
Abstract: 公开了包括单元栅极图案的三维闪速存储器装置及其制造方法。三维闪速存储器装置被描述为可包括衬底、交替地堆叠在衬底上的多个单元栅极图案和多个模制绝缘层、以及与多个单元栅极图案的侧表面和多个模制绝缘层的侧表面接触的垂直沟道结构。多个单元栅极图案中的每一个可包括单元栅电极和相邻设置在单元栅电极的一个侧表面上的阻挡势垒图案。阻挡势垒图案的内侧表面可包括上内侧表面、中间内侧表面和下内侧表面。阻挡势垒图案的中间内侧表面可面对单元栅电极的一个侧表面。阻挡势垒图案可具有在阻挡势垒图案的上内侧表面与阻挡势垒图案的中间内侧表面之间的连接点处朝向单元栅电极突出的部分。
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Patent Agency Ranking
公开(公告)号：CN101261995B
公开(公告)日：2012-06-06
申请号：CN200810092022.X
申请日：2008-01-10
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522 , H01L21/8247
CPC classification number: H01L27/11521 , G11C16/0483 , G11C16/3418 , H01L27/115 , H01L27/11524
Abstract: 一种非易失性存储器件包括第一导电类型的半导体衬底、在半导体衬底上的多条字线，每一条字线包括第二导电类型的浮栅。地选择线和串选择线位于字线的各侧。第二导电类型的掺杂区位于与地选择线相邻的第一字线之下。该器件还可以进一步包括第二导电类型的第二掺杂区，其位于与串选择线相邻的第二字线之下。在其它实施方式中，该器件可以进一步包括第二导电类型的第三掺杂区，其位于第一字线和第二字线之间的各第三字线之下。而且还提供了形成此类器件的方法。
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公开(公告)号：CN111370417B
公开(公告)日：2024-07-19
申请号：CN201910954716.8
申请日：2019-10-09
Applicant: 三星电子株式会社
Abstract: 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。
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公开(公告)号：CN111370417A
公开(公告)日：2020-07-03
申请号：CN201910954716.8
申请日：2019-10-09
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11531 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 一种三维半导体存储器件包括：衬底，所述衬底包括单元阵列区域和连接区域，所述衬底包括形成在所述连接区域上的虚设沟槽；电极结构，所述电极结构位于所述衬底上并且包括在所述连接区域上具有阶梯结构竖直堆叠的电极；虚设绝缘结构，所述虚设绝缘结构设置在所述虚设沟槽中，所述虚设绝缘结构包括与所述衬底和所述电极结构间隔开的蚀刻停止图案；单元沟道结构，所述单元沟道结构设置在所述单元阵列区域上，并且穿过所述电极结构且与所述衬底接触；以及虚设沟道结构，所述虚设沟道结构设置在所述连接区域上，并且穿过所述电极结构和所述虚设绝缘结构的一部分且与所述蚀刻停止图案接触。
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公开(公告)号：CN101312178A
公开(公告)日：2008-11-26
申请号：CN200810092859.4
申请日：2008-05-04
Applicant: 三星电子株式会社
IPC: H01L23/522 , H01L27/115 , H01L21/768 , H01L21/8247
CPC classification number: H01L27/105 , H01L23/5222 , H01L27/115 , H01L27/11521 , H01L27/11526 , H01L27/11531 , H01L27/11568 , H01L2924/0002 , H01L2924/00
Abstract: 本发明公开提供了导电结构、包括导电结构的非易失性存储器件及其制造方法。集成电路器件内的导电结构，该导电结构包括集成电路衬底以及该衬底上的第一导电层图案。第二导电层图案位于衬底上，该第二导电层图案在各个第一导电层图案之间延伸。相邻的所述第一和第二导电层图案相对于衬底在不同的水平面上，以减小它们之间的寄生电容。
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公开(公告)号：CN101261995A
公开(公告)日：2008-09-10
申请号：CN200810092022.X
申请日：2008-01-10
Applicant: 三星电子株式会社
IPC: H01L27/115 , H01L23/522 , H01L21/8247
CPC classification number: H01L27/11521 , G11C16/0483 , G11C16/3418 , H01L27/115 , H01L27/11524
Abstract: 一种非易失性存储器件包括第一导电类型的半导体衬底、在半导体衬底上的多条字线，每一条字线包括第二导电类型的浮栅。地选择线和串选择线位于字线的各侧。第二导电类型的掺杂区位于与地选择线相邻的第一字线之下。该器件还可以进一步包括第二导电类型的第二掺杂区，其位于与串选择线相邻的第二字线之下。在其它实施方式中，该器件可以进一步包括第二导电类型的第三掺杂区，其位于第一字线和第二字线之间的各第三字线之下。而且还提供了形成此类器件的方法。
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