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Patent Agency Ranking
公开(公告)号：CN101188239A
公开(公告)日：2008-05-28
申请号：CN200710306130.8
申请日：2007-09-14
Applicant: 三星电子株式会社
IPC: H01L27/105 , H01L23/522 , H01L21/8239 , H01L21/768
CPC classification number: H01L27/0688 , H01L27/105 , H01L27/11519 , H01L27/11526 , H01L27/11529 , H01L27/11551
Abstract: 本发明涉及一种半导体器件及其形成方法，该半导体器件包括：具有单元区域的第一区域和具有外围电路区域的第二区域的半导体衬底；该半导体衬底上的第一晶体管；覆盖该第一晶体管的第一保护层；该第一保护层上的第一绝缘层；该第一区域中的该第一绝缘层上的半导体图案；该半导体图案上的第二晶体管；覆盖该第二晶体管的第二保护层；以及该第二保护层和该第二区域的该第一绝缘层上的第二绝缘层。
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公开(公告)号：CN109887925B
公开(公告)日：2024-07-23
申请号：CN201811450736.3
申请日：2018-11-30
Applicant: 三星电子株式会社
Abstract: 本公开提供了三维半导体存储器件及垂直NAND半导体器件。在一些实施例中，三维半导体存储器件包括沿第一方向和与第一方向交叉的第二方向水平延伸的半导体衬底。在半导体衬底上形成堆叠存储单元阵列。半导体存储器件还包括分离图案，该分离图案包括多条分离线，该多条分离线沿第一方向延伸并沿第二方向布置并且将堆叠存储单元阵列分成沿第一方向延伸并沿第二方向布置的多个存储单元结构。在多个存储单元结构和分离线上方形成上绝缘层，并且在上绝缘层上方形成钝化层。钝化层包括多个具有第一竖直厚度的第一区域。在多个第一区域之间在所述钝化层中形成多个间隙区域。多个第一区域与多个存储单元结构竖直地交叠，并且多个间隙区域与多条分离线竖直地交叠。
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公开(公告)号：CN109887925A
公开(公告)日：2019-06-14
申请号：CN201811450736.3
申请日：2018-11-30
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/1157 , H01L27/11556 , H01L27/11524
Abstract: 本公开提供了三维半导体存储器件及垂直NAND半导体器件。在一些实施例中，三维半导体存储器件包括沿第一方向和与第一方向交叉的第二方向水平延伸的半导体衬底。在半导体衬底上形成堆叠存储单元阵列。半导体存储器件还包括分离图案，该分离图案包括多条分离线，该多条分离线沿第一方向延伸并沿第二方向布置并且将堆叠存储单元阵列分成沿第一方向延伸并沿第二方向布置的多个存储单元结构。在多个存储单元结构和分离线上方形成上绝缘层，并且在上绝缘层上方形成钝化层。钝化层包括多个具有第一竖直厚度的第一区域。在多个第一区域之间在所述钝化层中形成多个间隙区域。多个第一区域与多个存储单元结构竖直地交叠，并且多个间隙区域与多条分离线竖直地交叠。
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