公开(公告)号：US20090248993A1

公开(公告)日：2009-10-01

申请号：US12411974

申请日：2009-03-26

申请人： Seiji MIURA ,  Yoshinori Matsui ,  Kazuhiko Abe ,  Shoji Kaneko

发明人： Seiji MIURA ,  Yoshinori Matsui ,  Kazuhiko Abe ,  Shoji Kaneko

IPC分类号： G06F12/00

CPC分类号： G11C7/1075 ,  G06F13/1663

摘要： In an information processing system, a plurality of information processing devices CHIP0 and CHIP1 are connected to multiport memory MPMEM0 that has a plurality of ports, and memory areas in multiport memory MPMEM0 can be altered to memory areas occupied by particular ports and memory areas shared by a plurality of ports. At such times, immediately after the occurrence of a request from a port, the status of this request may be supplied from other ports.

摘要翻译： 在信息处理系统中，多个信息处理装置CHIP0和CHIP1连接到具有多个端口的多端口存储器MPMEM0，并且多端口存储器MPMEM0中的存储区域可以被改变为由特定端口和存储区域所占用的存储区域 多个端口。 在这样的时刻，在从端口发出请求之后，可以从其他端口提供该请求的状态。

公开(公告)号：US20100030954A1

公开(公告)日：2010-02-04

申请号：US12510633

申请日：2009-07-28

申请人： Seiji MIURA ,  Yoshinori HARAGUCHI ,  Kazuhiko ABE ,  Shoji KANEKO ,  Akira YABU

发明人： Seiji MIURA ,  Yoshinori HARAGUCHI ,  Kazuhiko ABE ,  Shoji KANEKO ,  Akira YABU

IPC分类号： G06F12/00 ,  G06F1/12

CPC分类号： G06F13/4217

摘要： A random access memory includes a data signal line, a data-synchronization signal line for a data synchronization signal which provides a synchronization signal when data is transmitted to the data signal line, and a setting module. The setting module determines whether the data signal line is set to be a data signal line for common input/output use, a data signal line for output-only use, or a data signal line for input-only use, and further determines whether the data-synchronization signal line is set to be a data-synchronization signal line for common input/output use, a data-synchronization signal line for output-only use, or a data-synchronization signal line for input-only use.

摘要翻译： 随机存取存储器包括数据信号线，用于当数据被发送到数据信号线时提供同步信号的数据同步信号的数据同步信号线以及设置模块。 设置模块确定数据信号线是否被设置为用于公共输入/输出使用的数据信号线，仅用于输出的数据信号线或仅用于输入的数据信号线，并且还确定是否 数据同步信号线被设置为用于公共输入/输出使用的数据同步信号线，仅用于输出的数据同步信号线或仅用于输入的数据同步信号线。

公开(公告)号：US20120054421A1

公开(公告)日：2012-03-01

申请号：US13197296

申请日：2011-08-03

申请人： Yukie HIRATSUKA ,  Seiji MIURA ,  Yukihide INAGAKI

发明人： Yukie HIRATSUKA ,  Seiji MIURA ,  Yukihide INAGAKI

IPC分类号： G06F12/00

CPC分类号： G06F3/0613 ,  G06F3/0625 ,  G06F3/0679 ,  G06F3/068 ,  G06F12/0246 ,  G06F12/0802 ,  G06F2212/222 ,  G06F2212/7201 ,  G06F2212/7211 ,  Y02D10/13

摘要： A read cache and a write cache are made up of two kinds of nonvolatile memories whose characteristics are different. For example, nonvolatile memory whose write endurance is high is assigned to the write cache, nonvolatile memory whose write endurance is low is assigned to the read cache, and the management tables of data in these caches are stored in the nonvolatile memory whose write endurance is high. Alternatively, nonvolatile memory that has a fast write speed but has a slow read speed is adopted for the write cache and nonvolatile memory that has a fast read speed but has a slow write speed is adopted for the read cache.

摘要翻译： 读取高速缓存和写入高速缓存由特性不同的两种非易失性存储器组成。 例如，写入耐久性高的非易失性存储器被分配给写入高速缓存，写入耐受性低的非易失性存储器被分配给读取高速缓存，并且这些高速缓存中的数据的管理表被存储在写入耐久性为 高。 或者，对于写入高速缓冲存储器采用具有快速写入速度但具有较慢读取速度的非易失性存储器，并且对于读取高速缓存采用具有快速读取速度但具有较慢写入速度的非易失性存储器。

公开(公告)号：US20110258373A1

公开(公告)日：2011-10-20

申请号：US13169912

申请日：2011-06-27

申请人： Seiji MIURA ,  Kazushige Ayukawa

发明人： Seiji MIURA ,  Kazushige Ayukawa

IPC分类号： G06F12/02 ,  G06F12/06

CPC分类号： G11C11/005 ,  G06F12/0638 ,  G06F2212/2022 ,  G11C7/20 ,  G11C11/4072 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2924/00014

摘要： A memory system including ROM and RAM in which reading and writing are enabled. A memory system includes a non-volatile memory (FLASH), DRAM, a control circuit, and an information processing device. Data in FLASH is transferred to SRAM or DRAM in advance. Data transfer between the non-volatile memory and the DRAM can be performed in the background. The memory system including these plural chips is configured as a memory system module in which each chip is mutually laminated and each chip is wired via a ball grid array (BGA) and bonding wire between the chips. Data in FLASH can be read at the similar speed to that of DRAM by securing a region in which the data in FLASH can be copied in DRAM and transferring the data to DRAM in advance immediately after power is turned on or by a load instruction.

摘要翻译： 包括ROM和RAM的存储器系统，其中启用读和写。 存储器系统包括非易失性存储器（FLASH），DRAM，控制电路和信息处理设备。 预先将FLASH中的数据传送到SRAM或DRAM。 在非易失性存储器和DRAM之间的数据传输可以在后台执行。 包括这些多个芯片的存储器系统被配置为存储器系统模块，其中每个芯片相互层叠，并且每个芯片经由球栅阵列（BGA）和芯片之间的接合线布线。 FLASH中的数据可以通过保护FLASH中的数据可以在DRAM中复制的区域以及在接通电源或通过加载指令之后将数据传送到DRAM中，以与DRAM类似的速度读取速度。

公开(公告)号：US20090034349A1

公开(公告)日：2009-02-05

申请号：US12172956

申请日：2008-07-14

申请人： Seiji MIURA

发明人： Seiji MIURA

IPC分类号： G11C7/00 ,  G11C8/00

CPC分类号： G11C7/24 ,  G11C5/063 ,  G11C8/18 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2225/06568 ,  H01L2924/01019 ,  H01L2924/15311 ,  H01L2924/3025 ,  H01L2924/00 ,  H01L2924/00012

摘要： A memory module fast in random accesses, large in capacity, and low in fabricating cost. And the memory module can assure high security. The memory module consists of a flash memory, a dynamic random access memory, and a control circuit. The control circuit enables data transfer between the flash memory and the dynamic random access memory only with a read operation for a specific address in the memory module. When reading data from the memory module, the control circuit refreshes the dynamic random access memory. Thus the present invention can realize a large capacity and low cost memory module capable of reading data fast reading and assuring high security.

摘要翻译： 随机存取快速的存储模块，容量大，制造成本低。 并且内存模块可以保证高安全性。 存储器模块由闪速存储器，动态随机存取存储器和控制电路组成。 控制电路仅通过对存储器模块中的特定地址的读取操作才能实现闪速存储器和动态随机存取存储器之间的数据传输。 当从存储器模块读取数据时，控制电路刷新动态随机存取存储器。 因此，本发明可以实现能够读取数据快速读取并确保高安全性的大容量和低成本的存储器模块。

公开(公告)号：US20120265925A1

公开(公告)日：2012-10-18

申请号：US13443883

申请日：2012-04-10

申请人： Seiji MIURA

发明人： Seiji MIURA

IPC分类号： G06F12/02

CPC分类号： G06F12/0246 ,  G06F2212/7201 ,  G06F2212/7202 ,  G06F2212/7209 ,  G06F2212/7211 ,  G11C13/0004

摘要： A control circuit of a semiconductor device (memory module) realizes long life and others by a mechanism that suppresses and smoothes variations in use of a memory by equalizing the sizes of data write and data erase with respect to a data write request and sequentially allocating and using addresses of the memory in data write to an overwritable non-volatile memory device without carrying out an overwriting operation even in the case of an overwrite request. The control circuit realizes data write by a set of two types of operations of (a) an operation of erasing data of a first address or an operation of setting a flag value to an invalid state and (b) an operation of writing data to a second address different from the first address or an operation of setting a flag value to a valid state.

摘要翻译： 半导体器件（存储器模块）的控制电路通过均衡相对于数据写入请求的数据写入和数据擦除的大小来抑制和平滑存储器的使用变化的机制来实现长寿命等， 即使在重写请求的情况下，也可以使用写入可重写非易失性存储器件的数据中的存储器的地址，而不执行重写操作。 控制电路通过以下两种操作来实现数据写入：（a）擦除第一地址的数据或将标志值设置为无效状态的操作，以及（b）将数据写入到 第二地址不同于第一地址或将标志值设置为有效状态的操作。

公开(公告)号：US20090138624A1

公开(公告)日：2009-05-28

申请号：US12276143

申请日：2008-11-21

申请人： Roger Dwain ISAAC ,  Seiji MIURA

发明人： Roger Dwain ISAAC ,  Seiji MIURA

IPC分类号： G06F13/00 ,  G06F13/28 ,  G06F13/14 ,  G06F3/00 ,  G06F13/37

CPC分类号： G06F13/1673 ,  G06F13/1684

摘要： Efficient and convenient storage systems and methods are presented. In one embodiment a storage system includes a plurality of storage nodes and a master controller. The storage nodes store information. The storage node includes an upstream communication buffer which is locally controlled at the storage node to facilitate resolution of conflicts in upstream communications. The master controller controlls the flow of traffic to the node based upon constraints of the upstream communication buffer. In one embodiment, communication between the master controller and the node has a determined maximum latency. The storage node can be coupled to the master controller in accordance with a chain memory configuration.

摘要翻译： 介绍了高效便捷的存储系统和方法。 在一个实施例中，存储系统包括多个存储节点和主控制器。 存储节点存储信息。 存储节点包括在存储节点处本地控制的上游通信缓冲器，以便于解决上游通信中的冲突。 主控制器基于上游通信缓冲器的约束来控制到节点的流量流。 在一个实施例中，主控制器和节点之间的通信具有确定的最大等待时间。 存储节点可以根据链式存储器配置耦合到主控制器。

公开(公告)号：US20080245808A1

公开(公告)日：2008-10-09

申请号：US11872512

申请日：2007-10-15

申请人： Kouji SAKOTA ,  Seiji MIURA

发明人： Kouji SAKOTA ,  Seiji MIURA

IPC分类号： B65G47/00

CPC分类号： B23P19/007 ,  B23K11/0053 ,  B23K11/36

摘要： A small-diameter front-end portion of a feed rod is allowed to enter into the screw hole of a nut delivered by a nut chute, and the nut is fed to an intended position by the forward movement of the feed rod. When an abnormal nut having a screw hole into which the small-diameter front-end portion cannot be inserted is delivered, the abnormal nut is prevented from being flicked by the feed rod. In order to achieve this, in a standby state, the small-diameter front-end portion of the feed rod enters a nut receiving chamber and is then stopped. On condition that the abnormal nut is received in the nut receiving chamber, if the feed rod moves forward to enter into the standby state, the abnormal nut is slightly pushed out forward from the nut receiving chamber.

摘要翻译： 进给杆的小直径前端部分被允许进入由螺母滑槽输送的螺母的螺孔中，并且通过进给杆的向前运动将螺母进给到预期位置。 当具有不能插入小直径前端部分的螺孔的异常螺母被输送时，防止异常螺母被进给杆弹起。 为了实现这一点，在待机状态下，进给棒的小直径前端部分进入螺母接收室，然后停止。 在螺母接收室中接收到异常螺母的情况下，如果进给杆向前移动进入待机状态，则异常螺母稍微从螺母接收室向前推出。

公开(公告)号：US20120030403A1

公开(公告)日：2012-02-02

申请号：US13189660

申请日：2011-07-25

申请人： Seiji MIURA

发明人： Seiji MIURA

IPC分类号： G06F12/00 ,  G06F12/08

CPC分类号： G06F12/0246 ,  G06F11/1068 ,  G06F12/0862 ,  G06F12/0888 ,  G06F12/0893 ,  G06F2212/2022 ,  G11C5/02 ,  G11C7/1006 ,  G11C2207/2245 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/49175 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/00

摘要： A memory system including a non-volatile memory, a cache memory, a control circuit, and a data processing device is configured. The high speed can be achieved by transferring data in the non-volatile memory to the cache memory to retain the same therein. When the data in the non-volatile memory is transferred to the cache memory, error correction is performed so as to improve the reliability. Since the cache memory and the non-volatile memory can be accessed from the data processing device independently, improvement in usability can be achieved. The memory system including the plurality of chips is configured as a memory system module where respective chips are arranged in a stacked manner and wired by a ball grid array (BGA) and wire bonding between chips.

摘要翻译： 配置包括非易失性存储器，高速缓冲存储器，控制电路和数据处理装置的存储器系统。 可以通过将非易失性存储器中的数据传送到高速缓冲存储器来保持高速度来实现高速度。 当非易失性存储器中的数据被传送到高速缓冲存储器时，执行错误校正以提高可靠性。 由于可以独立于数据处理装置访问高速缓冲存储器和非易失性存储器，所以可以实现可用性的提高。 包括多个芯片的存储器系统被配置为存储器系统模块，其中各个芯片以堆叠的方式布置并且由球栅阵列（BGA）布线并且在芯片之间引线接合。

公开(公告)号：US20100030952A1

公开(公告)日：2010-02-04

申请号：US12579223

申请日：2009-10-14

申请人： Seiji MIURA ,  Kazushige Ayukawa

发明人： Seiji MIURA ,  Kazushige Ayukawa

IPC分类号： G06F12/00 ,  G06F12/02

CPC分类号： G11C11/005 ,  G06F12/0638 ,  G06F2212/2022 ,  G11C7/20 ,  G11C11/4072 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2924/00014

摘要： A memory system including large-capacity ROM and RAM in which high-speed reading and writing are enabled is provided.A memory system including a non-volatile memory (CHIP1), DRAM (CHIP3), a control circuit (CHIP2) and an information processing device (CHIP4) is configured. Data in FLASH is transferred to SRAM or DRAM in advance to speed up. Data transfer between the non-volatile memory (FLASH) and DRAM (CHIP3) can be performed in the background. The memory system including these plural chips is configured as a memory system module in which each chip is mutually laminated and each chip is wired via a ball grid array (BGA) and bonding wire between the chips.As data in FLASH can be read at the similar speed to that of DRAM by securing a region in which the data in FLASH can be copied in DRAM and transferring the data to DRAM in advance immediately after power is turned on or by a load instruction, the performance and the function of a mobile device can be enhanced.

摘要翻译： 提供了包括大容量ROM和RAM的存储器系统，其中启用了高速读写。 配置包括非易失性存储器（CHIP1），DRAM（CHIP3），控制电路（CHIP2）和信息处理设备（CHIP4））的存储器系统。 FLASH中的数据提前传输到SRAM或DRAM，以加快速度。 在非易失性存储器（FLASH）和DRAM（CHIP3）之间的数据传输可以在后台执行。 包括这些多个芯片的存储器系统被配置为存储器系统模块，其中每个芯片相互层叠，并且每个芯片经由球栅阵列（BGA）和芯片之间的接合线布线。 由于FLASH中的数据可以通过将DRAM中的数据能够被复制到DRAM中并且在电源接通之后立即将数据传送到DRAM，或者通过加载指令，以与DRAM相同的速度读取DRAM的数据， 可以提高移动设备的性能和功能。