公开(公告)号：US20160179544A1

公开(公告)日：2016-06-23

申请号：US14580999

申请日：2014-12-23

申请人： Alexander F. Heinecke ,  Christopher J. Hughes ,  Daehyun Kim ,  Jong Soo Park

发明人： Alexander F. Heinecke ,  Christopher J. Hughes ,  Daehyun Kim ,  Jong Soo Park

IPC分类号： G06F9/38 ,  G06F9/30

摘要： A processor includes a core, a hardware prefetcher, and a prefetcher control module. The hardware prefetcher includes logic to make speculative prefetch requests, through a memory subsystem, for elements for execution by the core, and logic to store prefetched elements in a cache. The prefetcher control module includes logic to selectively suppress, based on a hardware-prefetch suppression instruction executed by the core, a speculative prefetch request to be made by the hardware prefetcher.

摘要翻译： 处理器包括核心，硬件预取器和预取器控制模块。 硬件预取器包括用于通过存储器子系统进行推测预取请求的逻辑，用于由核心执行的元素以及将预取元素存储在高速缓存中的逻辑。 预取器控制模块包括用于基于由核心执行的硬件预取抑制指令来选择性地抑制由硬件预取器进行的推测预取请求的逻辑。

公开(公告)号：US20150178086A1

公开(公告)日：2015-06-25

申请号：US14137218

申请日：2013-12-20

申请人： Christopher J. Hughes ,  Daehyun Kim ,  Camilo A. Moreno ,  Jong Soo Park ,  Richard M. Yoo

发明人： Christopher J. Hughes ,  Daehyun Kim ,  Camilo A. Moreno ,  Jong Soo Park ,  Richard M. Yoo

IPC分类号： G06F9/38 ,  G06F12/08

CPC分类号： G06F9/3806 ,  G06F9/3004 ,  G06F9/30087 ,  G06F9/382 ,  G06F9/3834 ,  G06F9/3836 ,  G06F11/0724 ,  G06F12/0806 ,  G06F12/0811 ,  G06F12/0842 ,  G06F12/0897 ,  G06F15/80

摘要： An apparatus and method for determining whether to execute an atomic operation locally or remotely. For example, one embodiment of a processor comprises: a decoder to decode an atomic operation on a local core; prediction logic on the local core to estimate a cost associated with execution of the atomic operation on the local core and a cost associated with execution of the atomic operation on a remote core; and the remote core to execute the atomic operation remotely if the prediction logic determines that the cost for execution on the local core is relatively greater than the cost for execution on the remote core; and the local core to execute the atomic operation locally if the prediction logic determines that the cost for local execution on the local core is relatively less than the cost for execution on the remote core.

摘要翻译： 一种用于确定是在本地还是远程执行原子操作的装置和方法。 例如，处理器的一个实施例包括：解码器，用于解码局部核心上的原子操作; 本地核心上的预测逻辑来估计与本地核心上的原子操作的执行相关的成本以及与在远程核心上执行原子操作相关联的成本; 以及所述远程核心，如果所述预测逻辑确定所述本地核上的执行成本相对大于所述远程核上的执行成本，则远程执行所述原子操作; 如果预测逻辑确定本地核心上的本地执行成本相对低于在远程核心上执行的成本，本地核心将在本地执行原子操作。

公开(公告)号：US20140337580A1

公开(公告)日：2014-11-13

申请号：US14337174

申请日：2014-07-21

申请人： CHRISTOPHER J. HUGHES ,  YEN-KUANG CHEN ,  CHANGKYU KIM ,  DAEHYUN KIM ,  VICTOR W. LEE ,  ANTHONY-TRUNG D. NGUYEN ,  NADATHUR RAJAGOPALAN SATISH

发明人： CHRISTOPHER J. HUGHES ,  YEN-KUANG CHEN ,  CHANGKYU KIM ,  DAEHYUN KIM ,  VICTOR W. LEE ,  ANTHONY-TRUNG D. NGUYEN ,  NADATHUR RAJAGOPALAN SATISH

IPC分类号： G06F12/08

CPC分类号： G06F12/0811 ,  G06F9/30043 ,  G06F12/0802 ,  G06F12/0897 ,  G06F2212/62 ,  Y02D10/13

摘要： Methods and apparatus relating to gather or scatter operations in a multi-level cache are described. In some embodiments, a logic may determine whether to perform gather or scatter operations at a first memory or a second memory, based in part on a relative performance of performing the gather or scatter operations at the first memory and the second memory. Other embodiments are also described and claimed.

摘要翻译： 描述与多级缓存中的收集或散布操作有关的方法和装置。 在一些实施例中，逻辑可以部分地基于在第一存储器和第二存储器执行收集或散布操作的相对性能来确定是否在第一存储器或第二存储器执行收集或散布操作。 还描述和要求保护其他实施例。

公开(公告)号：US20140304477A1

公开(公告)日：2014-10-09

申请号：US13993034

申请日：2013-03-15

申请人： Christopher J. Hughes ,  Daehyun Kim ,  Jong Soo Park ,  Richard M. Yoo ,  Ganesh Bikshandi

发明人： Christopher J. Hughes ,  Daehyun Kim ,  Jong Soo Park ,  Richard M. Yoo ,  Ganesh Bikshandi

IPC分类号： G06F12/08

CPC分类号： G06F12/0891 ,  G06F12/023 ,  G06F12/127 ,  Y02D10/13

摘要： A processing device comprises a processing device cache and a cache controller. The cache controller initiates a cache line eviction process and determines determine an object liveness value associated with a cache line in the processing device cache. The cache controller applies the object liveness value to a cache line eviction policy and evicts the cache line from the processing device cache based on the object liveness value and the cache line eviction policy.

摘要翻译： 处理设备包括处理设备高速缓存和高速缓存控制器。 高速缓存控制器启动高速缓存线驱逐过程并且确定确定与处理设备高速缓存中的高速缓存线相关联的对象活动值。 高速缓存控制器将对象活动值应用于高速缓存行驱逐策略，并基于对象活动性值和高速缓存行驱逐策略将缓存行从处理设备高速缓存中排除。

公开(公告)号：US20140189247A1

公开(公告)日：2014-07-03

申请号：US13730507

申请日：2012-12-28

申请人： Christopher J Hughes ,  Daya Shankar Khudia ,  Daehyun Kim ,  Jong Soo Park ,  Richard M Yoo

发明人： Christopher J Hughes ,  Daya Shankar Khudia ,  Daehyun Kim ,  Jong Soo Park ,  Richard M Yoo

IPC分类号： G06F12/12

CPC分类号： G06F12/1009 ,  G06F12/123 ,  G06F12/127

摘要： An apparatus and method for implementing a scratchpad memory within a cache using priority hints. For example, a method according to one embodiment comprises: providing a priority hint for a scratchpad memory implemented using a portion of a cache; determining a page replacement priority based on the priority hint; storing the page replacement priority in a page table entry (PTE) associated with the page; and using the page replacement priority to determine whether to evict one or more cache lines associated with the scratchpad memory from the cache.

摘要翻译： 一种使用优先提示在高速缓存中实现暂存器存储器的装置和方法。 例如，根据一个实施例的方法包括：为使用高速缓存的一部分实现的暂存器存储器提供优先提示; 基于优先提示确定页面替换优先级; 将所述页面替换优先级存储在与所述页面相关联的页面表项（PTE）中; 以及使用页面替换优先级来确定是否从高速缓存驱逐与暂存器存储器相关联的一个或多个高速缓存行。

公开(公告)号：US20140181580A1

公开(公告)日：2014-06-26

申请号：US13725907

申请日：2012-12-21

申请人： Jayashankar BHARADWAJ ,  Nalini VASUDEVAN ,  Victor W. LEE ,  Sara S. BAGHSORKHI ,  Albert HARTONO ,  Daehyun KIM

发明人： Jayashankar BHARADWAJ ,  Nalini VASUDEVAN ,  Victor W. LEE ,  Sara S. BAGHSORKHI ,  Albert HARTONO ,  Daehyun KIM

IPC分类号： G06F9/30 ,  G06F11/07

CPC分类号： G06F9/30145 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30043 ,  G06F11/073 ,  G06F11/0793

摘要： According to one embodiment, a processor includes an instruction decoder to decode an instruction to read a plurality of data elements from memory, the instruction having a first operand specifying a storage location, a second operand specifying a bitmask having one or more bits, each bit corresponding to one of the data elements, and a third operand specifying a memory address storing a plurality of data elements. The processor further includes an execution unit coupled to the instruction decoder, in response to the instruction, to read one or more data elements speculatively, based on the bitmask specified by the second operand, from a memory location based on the memory address indicated by the third operand, and to store the one or more data elements in the storage location indicated by the first operand.

摘要翻译： 根据一个实施例，处理器包括指令解码器，用于解码从存储器读取多个数据元素的指令，该指令具有指定存储位置的第一操作数，指定具有一个或多个位的位掩码的第二操作数，每个位 对应于数据元素之一，以及指定存储多个数据元素的存储器地址的第三操作数。 所述处理器还包括执行单元，响应于所述指令，所述执行单元基于所述第二操作数指定的位掩码，从存储器位置推测性地读取一个或多个数据元素，所述执行单元基于由所述存储器地址 并且将一个或多个数据元素存储在由第一操作数指示的存储位置中。

公开(公告)号：US20130332701A1

公开(公告)日：2013-12-12

申请号：US13996521

申请日：2011-12-23

申请人： Jayashankar Bharadwaj ,  Nalini Vasudevan ,  Victor W. Lee ,  Daehyun Kim ,  Albert Hartono ,  Sara S. Baghsorkhi

发明人： Jayashankar Bharadwaj ,  Nalini Vasudevan ,  Victor W. Lee ,  Daehyun Kim ,  Albert Hartono ,  Sara S. Baghsorkhi

IPC分类号： G06F9/30

CPC分类号： G06F9/30098 ,  G06F9/30018 ,  G06F9/30036

摘要： An apparatus and method are described for selecting elements to be used in a vector computation. For example, a method according to one embodiment includes the following operations: specifying whether to identify the first, last or next after last active element of an input mask register using an immediate value; identifying the first, last or next after last active element in the input mask register according to the immediate value; reading a value from an input vector register corresponding to the identified first, last or next after last active element in the input mask register; and writing the value to an output vector register.

摘要翻译： 描述了用于选择要在向量计算中使用的元素的装置和方法。 例如，根据一个实施例的方法包括以下操作：使用立即值来指定是否识别输入屏蔽寄存器的第一，最后或下一个有效元素; 根据立即值识别输入屏蔽寄存器中的最后一个或最后一个有效元素; 从输入矢量寄存器读取对应于输入屏蔽寄存器中识别的第一，最后或下一个最后有效元件的值; 并将该值写入输出向量寄存器。

公开(公告)号：US20130179633A1

公开(公告)日：2013-07-11

申请号：US13782515

申请日：2013-03-01

申请人： Daehyun KIM ,  Christopher J. HUGHES ,  Yen-Kuang CHEN ,  Partha KUNDU

发明人： Daehyun KIM ,  Christopher J. HUGHES ,  Yen-Kuang CHEN ,  Partha KUNDU

IPC分类号： G06F12/08 ,  G11C7/10

CPC分类号： G06F12/0806 ,  G06F12/08 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0817 ,  G06F12/0862 ,  G06F12/0877 ,  G06F12/0891 ,  G06F12/0897 ,  G06F2212/6026 ,  G06F2212/62 ,  G11C7/1072 ,  G11C7/1075 ,  Y02D10/13

摘要： A scatter/gather technique optimizes unstructured streaming memory accesses, providing off-chip bandwidth efficiency by accessing only useful data at a fine granularity, and off-loading memory access overhead by supporting address calculation, data shuffling, and format conversion.

公开(公告)号：US20070266206A1

公开(公告)日：2007-11-15

申请号：US11432753

申请日：2006-05-10

申请人： Daehyun Kim ,  Christopher Hughes ,  Yen-Kuang Chen ,  Partha Kundu

发明人： Daehyun Kim ,  Christopher Hughes ,  Yen-Kuang Chen ,  Partha Kundu

IPC分类号： G06F13/00 ,  G06F12/00

CPC分类号： G06F12/0806 ,  G06F12/08 ,  G06F12/0811 ,  G06F12/0815 ,  G06F12/0817 ,  G06F12/0862 ,  G06F12/0877 ,  G06F12/0891 ,  G06F12/0897 ,  G06F2212/6026 ,  G06F2212/62 ,  G11C7/1072 ,  G11C7/1075 ,  Y02D10/13

摘要： A scatter/gather technique optimizes unstructured streaming memory accesses, providing off-chip bandwidth efficiency by accessing only useful data at a fine granularity, and off-loading memory access overhead by supporting address calculation, data shuffling, and format conversion.

摘要翻译： 分散/收集技术优化非结构化流式存储器访问，通过仅访问精细粒度的有用数据来提供片外带宽效率，并通过支持地址计算，数据混洗和格式转换来卸载内存访问开销。

公开(公告)号：US20070171985A1

公开(公告)日：2007-07-26

申请号：US11490021

申请日：2006-07-21

申请人： Wooshik Kim ,  Hyun Kim ,  Daesung Cho ,  Dmitri Birinov ,  Daehyun Kim

发明人： Wooshik Kim ,  Hyun Kim ,  Daesung Cho ,  Dmitri Birinov ,  Daehyun Kim

IPC分类号： H04N7/12

CPC分类号： H04N19/146 ,  H04N19/176 ,  H04N19/61 ,  H04N19/91

摘要： A method, medium, and system encoding/decoding video data using a binary arithmetic coding adaptive to a compression bit rate of the video data. The system may include a bitrate adaptation unit determining a maximum length of a prefix using a compression bitrate of the video data, a binarization unit dividing the video data into a prefix and a suffix according to the determined maximum length of the prefix and binarizing the video data, and an arithmetic encoding unit performing an arithmetic encoding on the binarized video data. The video data may be encoded/decoded using binary arithmetic encoding/decoding by determining the maximum length of the prefix, an order of an exponential Golomb code, and the number of contexts based on the compression bitrate. Accordingly, it is possible to obtain high encoding efficiency regardless of a range of the desired compression bitrate.

摘要翻译： 使用适应于视频数据的压缩比特率的二进制算术编码的方法，媒体和系统对视频数据进行编码/解码。 该系统可以包括比特率适配单元，其使用视频数据的压缩比特率来确定前缀的最大长度;二进制化单元，根据所确定的前缀的最大长度将视频数据划分成前缀和后缀，并且二进制化视频 数据和对二值化视频数据执行算术编码的算术编码单元。 可以使用二进制算术编码/解码，通过基于压缩比特率确定前缀的最大长度，指数Golomb码的顺序和上下文的数量来对视频数据进行编码/解码。 因此，无论期望的压缩比特率的范围如何，都可以获得高的编码效率。