公开(公告)号：US20090240925A1

公开(公告)日：2009-09-24

申请号：US12372008

申请日：2009-02-17

申请人： Takeshi Ishihara ,  Yasuhiro Fukuju ,  Keisuke Mera

发明人： Takeshi Ishihara ,  Yasuhiro Fukuju ,  Keisuke Mera

IPC分类号： G06F9/302

CPC分类号： G06F9/546 ,  H04L69/12

摘要： A first arithmetic unit performs a network process for transmission and reception of a message. A second arithmetic unit performs a network process and a specific process that is predetermined to be performed on the message in relation with the network process. An alternate process management table stores therein process information in which associated identification information with an instruction sequence, the identification information being information for identifying a type of the message, the instruction sequence being a sequence for sequentially performing a network process and a specific process. The first arithmetic unit includes an identification information detector that detects the identification information from the message, and a controller that retrieves, from the alternate process management table, an instruction sequence corresponding to the identification information detected, so as to control the second arithmetic unit to perform the instruction sequence retrieved.

摘要翻译： 第一算术单元执行消息的发送和接收的网络处理。 第二算术单元执行与网络处理相关的网络处理和预定要对消息执行的特定处理。 备用处理管理表中存储有与指示序列相关联的识别信息的处理信息，识别信息是用于识别消息的类型的信息，指令序列是用于顺序执行网络处理和特定处理的序列。 第一算术单元包括从消息中检测识别信息的识别信息检测器和从备选处理管理表检索与检测到的识别信息相对应的指令序列的控制器，以便将第二算术单元控制为 执行检索的指令序列。

公开(公告)号：US20090210670A1

公开(公告)日：2009-08-20

申请号：US12033047

申请日：2008-02-19

申请人： David A. Luick

发明人： David A. Luick

IPC分类号： G06F9/302

CPC分类号： G06F9/382 ,  G06F9/3824 ,  G06F9/3828 ,  G06F9/3838 ,  G06F9/3853 ,  G06F9/3869 ,  G06F9/3889

摘要： The present invention provides a system and method for prioritizing arithmetic instructions in a cascaded pipeline. The system includes a cascaded delayed execution pipeline unit having a plurality of execution pipelines that execute instructions in a common issue group in a delayed manner relative to each other. The system further includes circuitry configured to: (1) receive an issue group of instructions; (2) determine if at least one arithmetic instruction is in the issue group, if so scheduling the least one arithmetic instruction in a one of the plurality of execution pipelines based upon a first prioritization scheme; (3) determine if there is an issue conflict for one of the plurality of execution pipelines and resolving the issue conflict by scheduling the at least one arithmetic instruction in a different execution pipeline; (4) schedule execution of the issue group of instructions in the cascaded delayed execution pipeline unit.

摘要翻译： 本发明提供了一种用于在级联管道中优先化算术指令的系统和方法。 该系统包括具有多个执行流水线的级联延迟执行流水线单元，该多个执行流水线以相对于彼此的延迟方式在公共问题组中执行指令。 该系统还包括被配置为：（1）接收问题组指令的电路; （2）确定在所述问题组中是否存在至少一个算术指令，如果是，则基于第一优先化方案调度所述多条执行流水线中的一条运算指令中的至少一个运算指令; （3）确定所述多个执行流水线之一是否存在问题冲突，并且通过在不同的执行管线中调度所述至少一个算术指令来解决所述问题冲突; （4）调度级联延迟执行流水线单元中的问题组指令的执行。

公开(公告)号：US07565513B2

公开(公告)日：2009-07-21

申请号：US11680331

申请日：2007-02-28

申请人： Ashraf Ahmed ,  Kelvin Domnic Goveas ,  Michael Clark ,  Jelena Ilic

发明人： Ashraf Ahmed ,  Kelvin Domnic Goveas ,  Michael Clark ,  Jelena Ilic

IPC分类号： G06F9/302

CPC分类号： G06F9/30014 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3017 ,  G06F9/30189 ,  G06F9/3836 ,  G06F9/384

摘要： A technique of operating a processor includes determining whether a floating point unit (FPU) of the processor is to operate in a full-bit mode or a reduced-bit mode. An instruction is fetched and the instruction is decoded into a single operation, when the full-bit mode is indicated, or multiple operations, when the reduced-bit mode is indicated.

摘要翻译： 操作处理器的技术包括确定处理器的浮点单元（FPU）是否以全位模式或降低位模式操作。 当指示缩小位模式时，指示被取出并且指示被解码为单个操作，当指示全位模式时，或多个操作。

公开(公告)号：US20090158012A1

公开(公告)日：2009-06-18

申请号：US11842038

申请日：2007-10-29

申请人： Craig Hansen ,  John Moussouris

发明人： Craig Hansen ,  John Moussouris

IPC分类号： G06F7/487 ,  G06F7/483 ,  G06F9/302 ,  G06F7/485

CPC分类号： G06F9/3802 ,  G06F9/30 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30072 ,  G06F9/30087 ,  G06F9/30145 ,  G06F9/3867 ,  G06F9/3869 ,  G06F12/0875 ,  G06F12/1027 ,  G06F15/7832 ,  G06F15/7842 ,  G06F2212/2515 ,  H04N21/2365 ,  H04N21/238 ,  H04N21/23805 ,  H04N21/4347 ,  Y02D10/13

摘要： Systems and apparatuses are presented relating a programmable processor comprising an execution unit that is operable to decode and execute instructions received from an instruction path and partition data stored in registers in the register file into multiple data elements, the execution unit capable of executing a plurality of different group floating-point and group integer arithmetic operations that each arithmetically operates on multiple data elements stored registers in a register file to produce a catenated result that is returned to a register in the register file, wherein the catenated result comprises a plurality of individual results, wherein the execution unit is capable of executing group data handling operations that re-arrange data elements in different ways in response to data handling instructions.

摘要翻译： 提出了一种系统和装置，其涉及包括执行单元的可编程处理器，该执行单元可操作以解码和执行从指令路径接收的指令，并将存储在寄存器堆中的寄存器中的数据分割成多个数据元素，该执行单元能够执行多个 不同的组浮点和组整数算术运算，每个算术运算在寄存器文件中的多个数据元素存储的寄存器上产生返回到寄存器文件中的寄存器的连接结果，其中，连接结果包括多个单独的结果 其中，所述执行单元能够执行响应于数据处理指令以不同方式重新布置数据元素的组数据处理操作。

公开(公告)号：US20090100251A1

公开(公告)日：2009-04-16

申请号：US11873406

申请日：2007-10-16

申请人： Pei-Wei Hsu ,  Chih-Hui Kuo

发明人： Pei-Wei Hsu ,  Chih-Hui Kuo

IPC分类号： G06F9/302

CPC分类号： H03M7/4006

摘要： A method for performing parallel processing of at least two bins in an arithmetic coded bin stream includes: utilizing a current range to calculate a range for a first bin in the bin stream; simultaneously utilizing the current range to forward predict a plurality of possible ranges and low values for a second bin in the bin stream when the first bin is an MPS; when the range for the first bin is calculated, utilizing the calculated range to select a resultant range from the plurality of possible ranges and low values for the second bin.

摘要翻译： 一种用于在算术编码箱流中执行至少两个箱的并行处理的方法包括：利用当前范围来计算所述箱流中的第一仓的范围; 当所述第一仓是MPS时，同时利用所述当前范围来转发预测所述仓流中的第二仓的多个可能范围和低值; 当计算第一仓的范围时，利用所计算的范围从第二仓的多个可能范围和低值中选择合成范围。

公开(公告)号：US20090094441A1

公开(公告)日：2009-04-09

申请号：US11868605

申请日：2007-10-08

申请人： Michel H. T. Hack ,  Ronald M. Smith, SR.

发明人： Michel H. T. Hack ,  Ronald M. Smith, SR.

IPC分类号： G06F9/302

CPC分类号： G06F7/483 ,  G06F7/4991 ,  G06F9/30014 ,  G06F9/30025 ,  G06F9/30094 ,  G06F9/30181

摘要： A method and system are disclosed for executing a machine instruction in a central processing unit. The method comprise the steps of obtaining a perform floating-point operation instruction; obtaining a test bit; and determining a value of the test bit. If the test bit has a first value, (a) a specified floating-point operation function is performed, and (b) a condition, code is set to a value determined by said specified function. If the test bit has a second value, (c) a check is made to determine if said specified function is valid and installed on the machine, (d) if said specified function is valid and installed on the machine, the condition code is set to one code value, and (c) if said specified function is either not valid or not installed on the machine, the condition code is set to a second code value.

摘要翻译： 公开了用于在中央处理单元中执行机器指令的方法和系统。 该方法包括以下步骤：获得执行浮点运算指令; 获得一个测试位; 并确定测试位的值。 如果测试位具有第一值，则（a）执行指定的浮点运算功能，并且（b）条件将代码设置为由所述指定函数确定的值。 如果测试位具有第二个值，（c）进行检查以确定所述指定的功能是否有效并且安装在机器上，（d）如果所述指定的功能是有效的并且安装在机器上，则设置条件代码 到一个代码值，以及（c）如果所述指定的功能无效或未安装在机器上，则条件代码被设置为第二代码值。

公开(公告)号：US20090049276A1

公开(公告)日：2009-02-19

申请号：US11893584

申请日：2007-08-15

申请人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Michael J.M. Toksvig ,  Justin M. Mahan ,  Edward A. Hutchins

发明人： Tyson J. Bergland ,  Craig M. Okruhlica ,  Michael J.M. Toksvig ,  Justin M. Mahan ,  Edward A. Hutchins

IPC分类号： G06F9/30 ,  G06F9/302 ,  G06F9/305

CPC分类号： G06F9/3016 ,  G06F9/30036 ,  G06F9/30167 ,  G06F9/30185 ,  G06F9/3853 ,  G06F9/3885 ,  G06T15/005

摘要： Sourcing immediate values from a very long instruction word includes determining if a VLIW sub-instruction expansion condition exists. If the sub-instruction expansion condition exists, operation of a portion of a first arithmetic logic unit component is minimized. In addition, a part of a second arithmetic logic unit component is expanded by utilizing a block of a very long instruction word, which is normally utilized by the first arithmetic logic unit component, for the second arithmetic logic unit component if the sub-instruction expansion condition exists.

摘要翻译： 从非常长的指令字中采集即时值包括确定是否存在VLIW子指令扩展条件。 如果存在子指令扩展条件，则将第一算术逻辑单元组件的一部分的操作最小化。 此外，如果副指令扩展，则第二算术逻辑单元组件的一部分通过利用第二算术逻辑单元组件通常由第一算术逻辑单元组件使用的非常长的指令字的块来扩展 条件存在。

公开(公告)号：US20080301414A1

公开(公告)日：2008-12-04

申请号：US12187746

申请日：2008-08-07

申请人： Nikos P. Pitsianis ,  Gerald G. Pechanek ,  Ricardo E. Rodriguez

发明人： Nikos P. Pitsianis ,  Gerald G. Pechanek ,  Ricardo E. Rodriguez

IPC分类号： G06F9/302

CPC分类号： G06F15/82 ,  G06F9/30014 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3853 ,  G06F9/3885 ,  G06F15/8023 ,  G06F15/8038 ,  G06F17/142

摘要： Efficient computation of complex multiplication results and very efficient fast Fourier transforms (FFTs) are provided. A parallel array VLIW digital signal processor is employed along with specialized complex multiplication instructions and communication operations between the processing elements which are overlapped with computation to provide very high performance operation. Successive iterations of a loop of tightly packed VLIWs are used allowing the complex multiplication pipeline hardware to be efficiently used. In addition, efficient techniques for supporting combined multiply accumulate operations are described.

摘要翻译： 提供了复数乘法结果和非常有效的快速傅里叶变换（FFT）的有效计算。 采用并行阵列VLIW数字信号处理器以及与计算重叠的处理元件之间的专用复数乘法指令和通信操作，以提供非常高的性能操作。 使用紧密封装的VLIW的循环的连续迭代，允许有效地使用复数乘法管线硬件。 此外，描述了用于支持组合乘法累加操作的有效技术。

公开(公告)号：US20080263334A1

公开(公告)日：2008-10-23

申请号：US11968145

申请日：2007-12-31

申请人： Warren Synder ,  Bert Sullam

发明人： Warren Synder ,  Bert Sullam

IPC分类号： G06F9/302

CPC分类号： H03K19/177

摘要： An apparatus includes a configuration memory coupled to one or more structural arithmetic elements, the configuration memory to store values that cause the structural arithmetic elements to perform various functions. The apparatus also includes a system controller to dynamically load the configuration memory with values, and to prompt the structural arithmetic elements to perform functions according to the values stored by the configuration memory.

摘要翻译： 一种装置包括耦合到一个或多个结构运算元件的配置存储器，该配置存储器存储导致结构运算元件执行各种功能的值。 该装置还包括系统控制器，用于使用值动态地加载配置存储器，并且提示结构运算元件根据配置存储器存储的值来执行功能。

公开(公告)号：US07437540B2

公开(公告)日：2008-10-14

申请号：US10986528

申请日：2004-11-10

申请人： Pier S. Paolucci ,  Benedetto Altieri ,  Federico Aglietti ,  Piergiovanni Bazzana ,  Antonio Cerruto ,  Maurizio Cosimi ,  Andrea Michelotti ,  Elena Pastorelli ,  Andrea Ricciardi

发明人： Pier S. Paolucci ,  Benedetto Altieri ,  Federico Aglietti ,  Piergiovanni Bazzana ,  Antonio Cerruto ,  Maurizio Cosimi ,  Andrea Michelotti ,  Elena Pastorelli ,  Andrea Ricciardi

IPC分类号： G06F9/302

CPC分类号： G06F15/7864 ,  G06F15/7857

摘要： A system for digital signal processing, configured as a system on chip (SoC), combines a microprocessor core and digital signal processor (DSP) core with floating-point data processing capability. The DSP core can perform operations on floating-point data in a complex domain and is capable of producing real and imaginary arithmetic results simultaneously. This capability allows a single-cycle execution of, for example, FFT butterflies, complex domain simultaneous addition and subtraction, complex multiply accumulate (MULACC), and real domain dual multiply-accumulators (MACs). The SoC may be programmed entirely from a microprocessor programming interface, using calls from a DSP library to execute DSP functions. The cores may also be programmed separately. Capability for programming and simulating the entire SoC are provided by a separate programming environment. The SoC may have heterogeneous processing cores in which either processing core may act as master or slave, or both cores may operate simultaneously and independently.

摘要翻译： 一种用于数字信号处理的系统，被配置为片上系统（SoC），将微处理器核心和数字信号处理器（DSP）核心与浮点数据处理能力相结合。 DSP内核可以对复杂域中的浮点数据执行操作，并且能够同时产生实数和虚拟算术结果。 该功能允许单周期执行，例如FFT蝶形，复合域同时加法和减法，复乘法累积（MULACC）和真实域双乘法累加器（MAC）。 SoC可以完全由微处理器编程接口编程，使用来自DSP库的调用来执行DSP功能。 内核也可以单独编程。 编程和模拟整个SoC的能力由单独的编程环境提供。 SoC可以具有异构处理核，其中处理核可以充当主或从，或者两个核可以同时且独立地操作。