公开(公告)号：US07746109B1

公开(公告)日：2010-06-29

申请号：US12417054

申请日：2009-04-02

申请人： Steven P. Young ,  Brian C. Gaide

发明人： Steven P. Young ,  Brian C. Gaide

IPC分类号： G06F7/38 ,  H03K19/177

CPC分类号： G06F7/5324 ,  G06F2207/382 ,  G06F2207/3884 ,  H03K19/0966 ,  H03K19/17728 ,  H03K19/17736

摘要： An exemplary circuit for implementing logic sharing in self-timed circuits includes a shared logic circuit, an input circuit, an output circuit, and a pipelined routing path. The shared logic circuit has first and second self-timed inputs and first and second self-timed outputs. The input circuit is coupled to output a selected one of the first or second self-timed inputs to the shared logic circuit, the selected one of the first or second inputs being determined by an arbitration circuit within the input circuit, and further to output a self-timed select signal. The output circuit is coupled to receive the first and second self-timed outputs from the shared logic circuit and to provide a selected one of the first or second outputs, the selected output being determined by the self-timed select signal. The pipelined routing path routes the self-timed enable signal from the input circuit to the output circuit.

摘要翻译： 用于实现自定时电路中的逻辑共享的示例性电路包括共享逻辑电路，输入电路，输出电路和流水线路由路径。 共享逻辑电路具有第一和第二自定时输入以及第一和第二自定时输出。 输入电路被耦合以将第一或第二自定时输入中的所选择的一个输出输出到共享逻辑电路，所选择的第一或第二输入中的一个由输入电路内的仲裁电路确定，并且还输出 自定时选择信号。 输出电路被耦合以从共享逻辑电路接收第一和第二自定时输出并且提供第一或第二输出中的所选择的一个，所选择的输出由自定时选择信号确定。 流水线路由路径将自定义使能信号从输入电路路由到输出电路。

公开(公告)号：US07720899B2

公开(公告)日：2010-05-18

申请号：US11385718

申请日：2006-03-22

申请人： Kunihiko Tajiri

发明人： Kunihiko Tajiri

IPC分类号： G06F7/38

CPC分类号： G06F5/012 ,  G06F7/483 ,  G06F7/49952 ,  G06F7/49957 ,  G06F7/5443 ,  G06F7/74 ,  G06F2207/382

摘要： An arithmetic operation unit, which generates information representing whether or not an arithmetic operation result has been shifted when the arithmetic operation result is normalized, has an arithmetic logical unit outputting the arithmetic operation result, a normalizer having a plurality of shifter normalizing the arithmetic operation result, a shift amount calculator calculating a plurality of shift amounts for the plural shifter, and a predictor generating interim information that is a result of prediction of whether or not the arithmetic operation result is to be shifted when the arithmetic operation result is normalized, by using the plural shift amounts, and a generator generating the information by using the interim information. The cycle time required to generate a sticky bit is shortened to efficiently generate the sticky bit, and the hardware resources for generating the sticky bit is reduced.

摘要翻译： 算术运算部，生成表示算术运算结果归一化时算术运算结果是否移位的信息，具有输出算术运算结果的算术运算部，具有使运算结果归一化的多个移位器的归一化部 ，计算多个移位器的多个移位量的移位量计算器，以及作为在算术运算结果被归一化时算术运算结果是否移位的预测结果的预测器生成中间信息的预测器，通过使用 多个移位量，以及通过使用临时信息生成信息的生成器。 生成粘滞位所需的循环时间被缩短以有效地生成粘性位，并且用于产生粘性位的硬件资源被减少。

公开(公告)号：US07689641B2

公开(公告)日：2010-03-30

申请号：US10610833

申请日：2003-06-30

申请人： James C. Abel ,  Derin C. Walters ,  Jonathan J. Tyler

发明人： James C. Abel ,  Derin C. Walters ,  Jonathan J. Tyler

IPC分类号： G06F7/52

CPC分类号： G06F9/30014 ,  G06F5/01 ,  G06F7/49947 ,  G06F7/5338 ,  G06F9/30036 ,  G06F9/3885 ,  G06F2207/382 ,  G06F2207/3828

摘要： Method, apparatus, and program means for performing a packed multiply high with round and shift operation. The method of one embodiment comprises receiving a first operand having a first set of L data elements. A second operand having a second set of L data elements is received. L pairs of data elements are multiplied together to generate a set of L products. Each of the L pairs includes a first data element from the first set of L data element and a second data element from a corresponding data element position of the second set of L data elements. Each of the L products are rounded to generate L rounded values. Each of said L rounded values are scaled to generate L scaled values. Each of the L scaled values are truncated for storage at a destination. Each truncated value is to be stored at a data element position corresponding to its pair of data elements.

摘要翻译： 方法，装置和程序装置，用于执行具有循环和换档操作的压缩倍增。 一个实施例的方法包括接收具有第一组L个数据元素的第一操作数。 接收具有第二组L个数据元素的第二操作数。 将L对数据元素相乘以生成一组L个乘积。 L对中的每一个包括来自第一组L数据元素的第一数据元素和来自第二组L个数据元素的相应数据元素位置的第二数据元素。 每个L产品都被舍入，以产生L个舍入值。 每个所述L舍入值被缩放以产生L个缩放值。 L缩放值中的每一个都被截断以存储在目的地。 每个截断的值被存储在与其对数据元素对应的数据元素位置处。

公开(公告)号：US07546331B2

公开(公告)日：2009-06-09

申请号：US11083698

申请日：2005-03-17

申请人： Farhad Fuad Islam

发明人： Farhad Fuad Islam

IPC分类号： G06F7/53

CPC分类号： G06F7/5312 ,  G06F2207/382 ,  G06F2207/3868

摘要： An array multiplier comprises a partial product array including a plurality of array elements and a final carry propagate adder. Operands smaller than a corresponding dimension of the partial product array are shifted toward the most significant row or column of the array to reduce the number of array elements used to compute the product of the operands. Switching activity in the unused array elements may be reduced by turning off power to the array elements or by padding the shifted operands with zeros in the least significant bits. Additional power saving may be achieved by having bypass lines in the partial product array that bypasses non-essential array elements and by feeding partial sum and carry directly to the final carry propagate adder. Elements of the carry propagate adder may also be bypassed to achieve further power reduction.

摘要翻译： 阵列乘法器包括包括多个阵列元件和最终进位传播加法器的部分乘积阵列。 小于部分乘积阵列的对应维度的操作数朝着阵列的最重要的行或列移动，以减少用于计算操作数乘积的数组元素的数量。 可以通过关闭阵列元件的电源或通过在最低有效位中用零填充移位的操作数来减少未使用的数组元件中的切换活动。 可以通过在部分乘积阵列中绕过非必要阵列元件并且通过馈送部分和并直接传送到最终的进位传播加法器来实现额外的功率节省。 进位传播加法器的元件也可以被旁路以实现进一步的功率降低。

公开(公告)号：US07539714B2

公开(公告)日：2009-05-26

申请号：US10610929

申请日：2003-06-30

申请人： William W. Macy, Jr. ,  Huy V. Nguyen

发明人： William W. Macy, Jr. ,  Huy V. Nguyen

IPC分类号： G06F15/00

CPC分类号： G06F9/3017 ,  G06F7/544 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/3885 ,  G06F2207/382 ,  G06F2207/3828

摘要： Method, apparatus, and program means for performing a sign and multiply operation. In one embodiment, an apparatus includes execution resources to execute a first instruction. In response to the first instruction, said execution resources store to a storage location a result value equal to a first source operand multiplied by a sign value of a second source operand. In some embodiments, the first source operand may be overwritten by the result.

摘要翻译： 用于执行符号和乘法运算的方法，装置和程序装置。 在一个实施例中，一种装置包括执行第一指令的执行资源。 响应于第一指令，所述执行资源向存储位置存储等于第一源操作数乘以第二源操作数的符号值的结果值。 在一些实施例中，第一源操作数可被结果覆盖。

公开(公告)号：US07509366B2

公开(公告)日：2009-03-24

申请号：US10418113

申请日：2003-04-18

申请人： Craig C. Hansen

发明人： Craig C. Hansen

IPC分类号： G06F7/50 ,  G06F7/52

CPC分类号： G06F9/30014 ,  G06F7/483 ,  G06F7/5443 ,  G06F9/30 ,  G06F9/30018 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30043 ,  G06F9/30145 ,  G06F9/3802 ,  G06F9/3867 ,  G06F9/3869 ,  G06F15/7832 ,  G06F15/7842 ,  G06F2207/382 ,  G06F2207/3828 ,  H04N21/2365 ,  H04N21/238 ,  H04N21/23805 ,  H04N21/4347 ,  Y02D10/13

摘要： A multiplier array processing system which improves the utilization of the multiplier and adder array for lower-precision arithmetic is described. New instructions are defined which provide for the deployment of additional multiply and add operations as a result of a single instruction, and for the deployment of greater multiply and add operands as the symbol size is decreased.

摘要翻译： 描述了一种提高乘法器和加法器阵列对低精度运算的利用率的乘法器阵列处理系统。 定义了新的指令，它们作为单个指令的结果提供了额外的乘法和加法操作的部署，以及在符号大小减少时部署更大的乘法和加法操作数。

公开(公告)号：US07506017B1

公开(公告)日：2009-03-17

申请号：US10853427

申请日：2004-05-25

申请人： Guy Dupenloup

发明人： Guy Dupenloup

IPC分类号： G06F7/52

CPC分类号： G06F7/53 ,  G06F2207/382

摘要： A verifiable duplex multiplier circuit is provided. In one mode, the circuitry of the duplex multiplier functions as an N-bit×N-bit multiplier. In another mode, the circuitry of the duplex multiplier operates as dual N/2-bit×N/2-bit multipliers. Because the same circuitry can be used to serve as both an N×N multiplier and as dual N/2×N/2 multipliers, integrated circuit resources are conserved. The duplex multiplier circuitry uses an architecture that can be automatically synthesized using a logic synthesis tool. Verification operations can be performed using logic-equivalency error checking tools. Exhaustive verification is possible using this approach, even when relatively large duplex multipliers (e.g., duplex multipliers with N values of 16 or more) are used.

摘要翻译： 提供可验证的双工乘法器电路。 在一种模式中，双工乘法器的电路用作N位×N位乘法器。 在另一种模式下，双工乘法器的电路用作双N / 2位×N / 2位乘法器。 因为相同的电路可以用作NxN乘法器和双N / 2xN / 2乘法器，所以集成电路资源是保守的。 双工乘法器电路使用可以使用逻辑综合工具自动合成的架构。 可以使用逻辑等效错误检查工具执行验证操作。 即使使用相对较大的双工乘法器（例如，N值为16以上的双工乘法器），也可以使用这种方法进行彻底的验证。

公开(公告)号：US20080243976A1

公开(公告)日：2008-10-02

申请号：US12057625

申请日：2008-03-28

申请人： Christian Wiencke

发明人： Christian Wiencke

IPC分类号： G06F7/523 ,  G06F7/57

CPC分类号： G06F7/5312 ,  G06F7/5324 ,  G06F7/5443 ,  G06F2207/3812 ,  G06F2207/382

摘要： The present invention relates to a multiply apparatus and a method for multiplying a first operand consisting of na bits and a second operand consisting of nx bits. In one embodiment the multiply apparatus comprising a CSA (CSA) unit with nx rows each comprising na AND gates for calculating a single bit product of two single bit input values and adder cells for adding results of a preceding row to a following row and a last output row for outputting a carry vector and a sum vector, and logic circuitry for selectively inverting the single bit products at the most significant position of the nx−1 first rows and at the na−1 least significant positions of the output row in response to a first configuration signal before inputting the selectively inverted single bit products to respective adder cells for switching the CSA unit selectively between processing of signed two's complement operands and unsigned operands in response to the first configuration signal. In one embodiment the method comprising outputting a carry vector and a sum vector, and adding the carry vector and the sum vector provided by the output row of the CSA unit via a CPA unit consisting of a row of na full adder cells, wherein the carry input of the CPA unit is coupled to receive a first configuration signal to switch between processing of signed and unsigned two's complement operands.

摘要翻译： 本发明涉及一种用于将由na位组成的第一操作数和由nx位组成的第二操作数相乘的乘法装置和方法。 在一个实施例中，乘法装置包括具有nx行的CSA（CSA）单元，每个行包括用于计算两个单个位输入值的单位乘积的“与”门，以及用于将前一行的结果与后一行相加的加法器单元 输出行，用于输出进位矢量和和矢量;以及逻辑电路，用于在nx-1个第一行的最高有效位置和在输出行的na-1个最低有效位置响应于 在将选择性反转的单位产物输入到相应加法器单元之前的第一配置信号，用于响应于第一配置信号，有选择地在有符号二进制补码操作数的处理和无符号操作数之间切换CSA单元。 在一个实施例中，该方法包括输出一个进位向量和一个和向量，并且通过由一行n1个全加器单元组成的CPA单元相加CSA单元的输出行提供的进位向量和和向量，其中进位 CPA单元的输入被耦合以接收第一配置信号以在有符号和无符号二进制补码操作数的处理之间切换。

公开(公告)号：US20080195685A1

公开(公告)日：2008-08-14

申请号：US12008335

申请日：2008-01-10

申请人： Andreas D. Olofsson ,  Baruch Yanovitch

发明人： Andreas D. Olofsson ,  Baruch Yanovitch

IPC分类号： G06F7/503 ,  G06F7/57

CPC分类号： G06F7/53 ,  G06F2207/382

摘要： Multiplication engines and multiplication methods are provided. A multiplication engine for a digital processor includes a first multiplier to generate unequally weighted partial products from input operands in a first multiplier mode; a second multiplier to generate equally weighted partial products from input operands in a second multiplier mode; a multiplexer to select the unequally weighted partial products in the first multiplier mode and to select the equally weighted partial products in the second multiplier mode; and a carry save adder array configured to combine the selected partial products in the first multiplier mode and in the second multiplier mode.

摘要翻译： 提供乘法引擎和乘法方法。 用于数字处理器的乘法引擎包括：第一乘法器，用于以第一乘法器模式从输入操作数生成不等加权的部分乘积; 第二乘法器，用于以第二乘法器模式从输入操作数生成等份加权的部分乘积; 多路复用器，用于在第一乘法器模式中选择不等加权的部分乘积，并选择第二乘法器模式中的等加权部分乘积; 以及进位保存加法器阵列，被配置为在第一乘法器模式和第二乘法器模式中组合所选择的部分乘积。

公开(公告)号：US20070260662A1

公开(公告)日：2007-11-08

申请号：US11381870

申请日：2006-05-05

申请人： Kenneth Dockser

发明人： Kenneth Dockser

IPC分类号： G06F7/38

CPC分类号： G06F7/49942 ,  G06F7/483 ,  G06F7/49947 ,  G06F7/537 ,  G06F2207/382

摘要： A controlled-precision Iterative Arithmetic Logic Unit (IALU) included in a processor produces sub-precision results, i.e. results having a bit precision less than full precision. In one embodiment, the controlled-precision IALU comprises an arithmetic logic circuit and a precision control circuit. The arithmetic logic circuit is configured to iteratively process operands of a first bit precision to obtain a result. The precision control circuit is configured to end the iterative operand processing when the result achieves a programmed second bit precision less than the first bit precision. In one embodiment, the precision control circuit causes the arithmetic logic circuit to end the iterative operand processing in response to an indicator received by the control circuit. The controlled-precision IALU further comprises rounding logic configured to round the sub-precision result.

摘要翻译： 包含在处理器中的受控精密迭代算术逻辑单元（IALU）产生子精度结果，即具有小于全精度的位精度的结果。 在一个实施例中，受控精度IALU包括算术逻辑电路和精密控制电路。 算术逻辑电路被配置为迭代地处理第一位精度的操作数以获得结果。 精度控制电路被配置为当结果达到低于第一位精度的编程的第二位精度时结束迭代操作数处理。 在一个实施例中，精密控制电路使得算术逻辑电路响应于由控制电路接收的指示器来结束迭代操作数处理。 受控精度IALU还包括被配置为舍入子精度结果的舍入逻辑。