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公开(公告)号：CN106206728B
公开(公告)日：2019-04-16
申请号：CN201510251446.6
申请日：2015-05-18
Applicant: 力晶科技股份有限公司
Inventor： 永井享浩
IPC: H01L29/78 , H01L29/788 , H01L27/11519 , H01L27/11524 , H01L27/11526 , H01L27/11536 , H01L27/11539 , H01L27/11541 , H01L29/49 , H01L29/51 , H01L21/336
CPC classification number: H01L27/11526 , H01L21/2652 , H01L21/26586 , H01L27/11519 , H01L27/11524 , H01L27/11536 , H01L27/11539 , H01L27/11541 , H01L29/4925 , H01L29/4983 , H01L29/513 , H01L29/66492 , H01L29/6659 , H01L29/66825 , H01L29/7833 , H01L29/7836 , H01L29/788
Abstract: 本发明公开一种半导体晶体管与闪存存储器及其制造方法。该闪存存储器，设置于基底上。闪存存储器具有半导体晶体管。此半导体晶体管具有堆叠栅极结构、淡掺杂区与间隙壁。堆叠栅极结构具有依序设置于基底上的栅介电层、第一导体层、介电层以及第二导体层。介电层周围具有开口使第一导体层电连接第二导体层。淡掺杂区设置于堆叠栅极结构旁、且位于开口下的基底中。间隙壁设置于堆叠栅极结构侧壁。利用控制开口下第一导体层的高度可调整间隙壁的宽度，以及利用介电层作为掩模层设置淡掺杂区，可增加淡掺杂区裕度，得到良好的电性。
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公开(公告)号：CN107591403A
公开(公告)日：2018-01-16
申请号：CN201710542830.0
申请日：2017-07-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/11531 , H01L27/11539
CPC classification number: H01L27/11521 , H01L27/11526 , H01L27/11546 , H01L29/42328 , H01L29/513 , H01L29/517 , H01L29/66545 , H01L29/66825 , H01L29/7883
Abstract: 本公开实施例涉及一种集成电路(IC)及形成方法，该集成电路包含HKMG混合非易失性存储器(NVM)器件并且提供小尺寸和高性能。在一些实施例中，所述集成电路包含具有NVM器件的存储器区，所述NVM器件带有一对通过相应的浮置栅极与衬底分离的控制栅电极。一对选择栅电极设置在所述一对控制栅电极的相对侧。逻辑区邻近存储器区设置且具有逻辑器件，所述逻辑器件带有金属栅电极，所述金属栅电极设置在逻辑栅极电介质上方并且具有被高k栅极介电层覆盖的底部表面和侧壁表面。选择栅电极或控制栅电极包括金属并且具有被高k栅极介电层覆盖的底部表面和侧壁表面。
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公开(公告)号：CN110634877B
公开(公告)日：2022-02-22
申请号：CN201910052609.6
申请日：2019-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11526 , H01L27/11531 , H01L27/11539 , H01L27/11573
Abstract: 本申请的各个实施方式涉及形成集成电路的方法，以及相关的集成电路。在一些实施方式中，在多个逻辑子区域上形成栅极介电前趋物层的堆叠，且之后将栅极介电前趋物层的堆叠从至少二个逻辑子区域选择性地移除。然后，形成栅极介电前趋物层，且随后执行电浆处理制程和退火制程。然后将栅极介电前趋物层从低电压逻辑子区域选择性地移除，而不是从高电压逻辑子区域移除。经由在执行电浆处理制程和退火制程之前，将栅极介电前趋物层的堆叠从低电压逻辑子区域移除，较少的栅极介电前趋物材料被处理、退火、和从低电压逻辑子区域移除。因此，减少了所产生的残留物，并且也减少或消除由残留物引入的缺陷。
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公开(公告)号：CN110634872A
公开(公告)日：2019-12-31
申请号：CN201910445216.1
申请日：2019-05-27
Applicant: 三星电子株式会社
IPC: H01L27/11521 , H01L27/11539 , H01L27/11556 , H01L27/11568 , H01L27/11573 , H01L27/11582
Abstract: 提供了一种包括穿过栅极堆叠结构的贯穿区域的三维半导体存储器件，所述三维半导体存储器件包括：基底；栅极堆叠结构，所述栅极堆叠结构设置在所述基底上，并且包括在与所述基底的顶表面基本垂直的方向上堆叠的栅电极；贯穿区域，所述贯穿区域穿过所述栅极堆叠结构并被所述栅极堆叠结构围绕；以及垂直沟道结构，所述垂直沟道结构穿过所述栅极堆叠结构。所述栅电极中的最下面的栅电极彼此间隔开，并且至少一个所述最下面的栅电极的一部分具有朝向所述贯穿区域弯曲的形状。
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公开(公告)号：CN114864590A
公开(公告)日：2022-08-05
申请号：CN202210409087.2
申请日：2015-08-24
Applicant: 蓝枪半导体有限责任公司
IPC: H01L27/11539 , H01L27/11521 , H01L27/11536
Abstract: 本发明公开一种存储器元件及其制造方法。存储器元件，包括第一栅极、第二栅极以及栅间介电层。第一栅极埋入衬底中。第二栅极配置于衬底上，且第二栅极的材料包括金属。栅间介电层配置于第一栅极与第二栅极之间。另提供一种存储器元件的制造方法。
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Patent Agency Ranking
公开(公告)号：CN107591403B
公开(公告)日：2022-01-07
申请号：CN201710542830.0
申请日：2017-07-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/11531 , H01L27/11539
Abstract: 本公开实施例涉及一种集成电路(IC)及形成方法，该集成电路包含HKMG混合非易失性存储器(NVM)器件并且提供小尺寸和高性能。在一些实施例中，所述集成电路包含具有NVM器件的存储器区，所述NVM器件带有一对通过相应的浮置栅极与衬底分离的控制栅电极。一对选择栅电极设置在所述一对控制栅电极的相对侧。逻辑区邻近存储器区设置且具有逻辑器件，所述逻辑器件带有金属栅电极，所述金属栅电极设置在逻辑栅极电介质上方并且具有被高k栅极介电层覆盖的底部表面和侧壁表面。选择栅电极或控制栅电极包括金属并且具有被高k栅极介电层覆盖的底部表面和侧壁表面。
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公开(公告)号：CN113192961A
公开(公告)日：2021-07-30
申请号：CN202110437268.1
申请日：2021-04-22
Applicant: 晟合微电子(肇庆)有限公司
IPC: H01L27/11539
Abstract: 本发明公开了一种OLED驱动集成电路闪存设备的制造方法，包括如下步骤：1)在半导体衬底的有源区域上形成元件隔离图案，在所述有源区域上形成隧道氧化膜的图案，并形成具有侧边和上边的多晶硅图案；2)在隧道氧化膜上的侧壁和与侧壁连接的上侧，形成亚稳态多晶硅生长层；3)形成覆盖亚稳态多晶硅生长层的ONO膜，并形成所述亚稳态多晶硅生长层；4)在ONO膜上形成控制栅，在亚稳态多晶硅生长层的侧壁和上侧分别形成亚稳态多晶硅生长层。本发明提高了影响闪存器件特性的栅极耦合系数，减小了隧道氧化膜和浮置栅极的接触面积，ONO膜和浮置栅极的接触面积得到了改进，并提高了闪存元件的性能。
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公开(公告)号：CN109699188B
公开(公告)日：2020-06-09
申请号：CN201780048382.7
申请日：2017-05-18
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L29/423 , H01L27/11539 , G11C16/04
Abstract: 本公开提供了一种形成存储器器件的方法，所述方法包括：在半导体衬底上形成第一绝缘层；在所述第一绝缘层上形成导电材料层；在所述导电材料层上形成绝缘块；沿着所述绝缘块的侧表面并且在所述导电材料层上形成绝缘间隔物；蚀刻所述导电材料层以形成所述导电材料的直接地设置在所述绝缘块和所述绝缘间隔物下方的块；去除所述绝缘间隔物；形成第二绝缘层，所述第二绝缘层具有第一部分和第二部分，所述第一部分包裹所述导电材料的所述块的暴露的上边缘，所述第二部分设置在所述衬底上方的在所述第一绝缘层的第一部分上；以及形成通过所述第二绝缘层与所述导电材料的所述块绝缘的并且通过所述第一绝缘层和所述第二绝缘层与所述衬底绝缘的导电块。
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公开(公告)号：CN110634877A
公开(公告)日：2019-12-31
申请号：CN201910052609.6
申请日：2019-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11526 , H01L27/11531 , H01L27/11539 , H01L27/11573
Abstract: 本申请的各个实施方式涉及形成集成电路的方法，以及相关的集成电路。在一些实施方式中，在多个逻辑子区域上形成栅极介电前趋物层的堆叠，且之后将栅极介电前趋物层的堆叠从至少二个逻辑子区域选择性地移除。然后，形成栅极介电前趋物层，且随后执行电浆处理制程和退火制程。然后将栅极介电前趋物层从低电压逻辑子区域选择性地移除，而不是从高电压逻辑子区域移除。经由在执行电浆处理制程和退火制程之前，将栅极介电前趋物层的堆叠从低电压逻辑子区域移除，较少的栅极介电前趋物材料被处理、退火、和从低电压逻辑子区域移除。因此，减少了所产生的残留物，并且也减少或消除由残留物引入的缺陷。
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公开(公告)号：CN109699188A
公开(公告)日：2019-04-30
申请号：CN201780048382.7
申请日：2017-05-18
Applicant: 硅存储技术公司
IPC: H01L21/28 , H01L29/423 , H01L27/11539 , G11C16/04
Abstract: 本公开提供了一种形成存储器器件的方法，所述方法包括：在半导体衬底上形成第一绝缘层；在所述第一绝缘层上形成导电材料层；在所述导电材料层上形成绝缘块；沿着所述绝缘块的侧表面并且在所述导电材料层上形成绝缘间隔物；蚀刻所述导电材料层以形成所述导电材料的直接地设置在所述绝缘块和所述绝缘间隔物下方的块；去除所述绝缘间隔物；形成第二绝缘层，所述第二绝缘层具有第一部分和第二部分，所述第一部分包裹所述导电材料的所述块的暴露的上边缘，所述第二部分设置在所述衬底上方的在所述第一绝缘层的第一部分上；以及形成通过所述第二绝缘层与所述导电材料的所述块绝缘的并且通过所述第一绝缘层和所述第二绝缘层与所述衬底绝缘的导电块。
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