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公开(公告)号：CN109639286A
公开(公告)日：2019-04-16
申请号：CN201811594280.8
申请日：2018-12-25
申请人： 西电通用电气自动化有限公司
摘要： 本发明公开了一种IRIG‑B自适应解码电路及方法，包括：增益控制电路、差分信号转单端信号电路、直流IRIG‑B电平适配电路、调幅IRIG‑B信号数字化电路、IRIG‑B同步时钟提取电路、AM包络解调电路和基于FPGA的IRIG‑B(DC)解码算法电路；本发明利用放大电路和比较器的组合，把AC码模拟信号转化成DC码数字信号，提供给后级的数字信号处理。本发明的电路减少了传统的AD转换芯片，在FPGA前级利用模拟和数字低成本混合电路实现了AC码的解调，同时兼容DC码。对于FPGA来说，输入就是DC码，极大的简化了FPGA解码算法，降低了对FPGA内部逻辑单元资源的占用。
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公开(公告)号：CN109521986A
公开(公告)日：2019-03-26
申请号：CN201811229798.1
申请日：2018-10-22
申请人： 青岛海信电器股份有限公司
CPC分类号： G06F3/147 , G06F13/385 , G06F2213/3852 , G09G3/20 , H03M9/00
摘要： 本申请实施例公开了一种信号接收复位装置、系统及显示器，串并转换模块分别与时钟锁相模块、时钟管理模块和第一复位控制模块通信连接，第一复位控制模块还分别与时钟锁相模块、时钟管理模块和第二复位控制模块通信连接；第二复位控制模块用于向第一复位控制模块发出全局复位信号；第一复位控制模块用于根据全局复位信号分别向时钟锁相模块、串并转换模块和时钟管理模块发出复位信号，实现全局复位，清除了FPGA上电瞬间内部的不正确逻辑状态，然后时钟管理模块向串并转换模块发送一个稳定的时钟信号，串并转换模块将接收到的该稳定时钟信号作为工作时钟，进而可以稳定的接收输入的信号，避免了接收信号不稳定的问题。
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公开(公告)号：CN107800438A
公开(公告)日：2018-03-13
申请号：CN201710982070.5
申请日：2014-01-28
申请人： 阿尔特拉公司
CPC分类号： H03M9/00 , H04J3/047 , H04J3/0608 , H04L7/0012 , H04L25/14
摘要： 串行通道中的每个接收器电路均生成与主时钟信号对齐的同步时钟信号以允许无损坏地将数据同步传送到主时钟域上。每个接收器电路中的串并转换器电路响应于同步时钟信号中的一个同步时钟信号将串行数据信号转换为并行数据信号。相位检测电路基于同步时钟信号和主时钟信号之间的相位偏移生成相移的指示。时钟信号生成电路基于相移的指示提供对同步时钟信号的相位的调节。串并转换器电路基于对同步时钟信号的相位的调节来调节由并行数据信号所指示的比特的位置。
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公开(公告)号：CN107689800A
公开(公告)日：2018-02-13
申请号：CN201710046842.4
申请日：2017-01-22
申请人： 瑞昱半导体股份有限公司
IPC分类号： H03M9/00
CPC分类号： H03M9/00
摘要： 本发明提供一种C型通用序列汇流排切换电路，是适用于配置一C型通用序列汇流排连接器接头的复数个讯号，而能满足显示埠替代模式产品的应用。其包含复数个讯号接收器/发送器、复数个串列-并列转换电路及多工器。复数个讯号接收器/发送器与C型通用序列汇流排连接器接头连接，经配置以接收/发送复数个讯号。复数个串列-并列转换电路分别连接复数个讯号接收器/发送器，经配置以将复数个讯号在并列讯号及串列讯号之间转换。多工器连接于复数个串列-并列转换电路，其经配置以根据一控制讯号分配并列领域的复数个讯号。
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公开(公告)号：CN104904176B
公开(公告)日：2017-12-29
申请号：CN201380002797.2
申请日：2013-11-08
申请人： 华为技术有限公司
IPC分类号： H04L29/06
CPC分类号： H04L45/245 , H03M9/00 , H04L1/0043 , H04L1/0052 , H04L1/0067 , H04L25/03866 , H04L25/14 , H04L25/4908 , H04L49/352 , H04L65/4069 , H04L69/14 , H04L69/323 , H04L69/324 , H04L2001/0096
摘要： 一种数据分发方法和数据聚合方法及相关装置。数据分发方法可包括：接收第一报文流。将第一报文流分成第一数据块流。向第一电路发送第一数据块流。第一电路对第一数据块流进行处理以获得第一数据流。第一电路向PHY中的M个第二电路中的N1个第二电路分发第一数据流，其中，M大于N1，N1是正整数，M是正整数。N1个第二电路对接收到的第一数据流进行处理以获得N1个第一码流。本发明实施例提供的技术方案有助于满足复杂的带宽配置的需求，扩大应用场景。
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公开(公告)号：CN107222219A
公开(公告)日：2017-09-29
申请号：CN201710513368.1
申请日：2017-06-28
申请人： 中国电子科技集团公司第五十八研究所
发明人： 邵健
IPC分类号： H03M9/00
CPC分类号： H03M9/00
摘要： 本发明涉及一种具备帧对齐功能的高速串并转换电路，能够实现高速串行数据到并行数据的转换，电路主体包括三个模块：时钟管理模块，可以产生各种相位的时钟，用于串行数据采样及解串模块和帧对齐模块；串行数据采样及解串模块，对串行数据进行采样，利用时钟管理模块输出的时钟进行上升沿和下降沿的同步采样，并利用移位寄存器组帧成并行数据；帧对齐模块，对前级的并行数据进行帧对齐，比较发送数据和组帧之后的并行数据，根据比对结果对并行数据进行移位重组，保证最终并行输出的准确性。本发明结构简单，使用灵活，可靠性高，能够满足高速串行通信系统中串并转换的要求。
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公开(公告)号：CN107209225A
公开(公告)日：2017-09-26
申请号：CN201680008223.X
申请日：2016-02-01
申请人： 泰拉丁公司
发明人： 乔治·W·康纳
CPC分类号： H04L7/0029 , G06F1/10 , H04L7/0041 , G01R31/2834 , G06F1/04 , H03M9/00
摘要： 本发明公开了一种电子系统，该电子系统包括第一半导体器件、第二半导体器件、时钟电路、以及连接在多个串行数据路径中的每个路径中的多个可独立调节的校准电路。第一半导体器件可包括多个串行器‑解串器接口。第二半导体器件可包括耦接到多个串行器‑解串器接口的多个串行数据接口，以在第一半导体器件和第二半导体器件之间提供多个串行数据路径。多个串行器‑解串器接口和多个串行数据接口可从源自时钟电路的时钟信号计时。多个可独立调节的校准电路可被配置为补偿跨多个串行数据路径的定时差异。
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公开(公告)号：CN106469720A
公开(公告)日：2017-03-01
申请号：CN201610654900.7
申请日：2016-08-11
申请人： 联发科技股份有限公司
IPC分类号： H01L25/10
CPC分类号： H04L49/40 , H01L25/0655 , H01L25/18 , H01L2224/16227 , H01L2224/16235 , H01L2924/15192 , H01L2924/15311 , H03M9/00 , H04L49/30 , H01L25/10
摘要： 本发明实施例公开多芯片结构。其中一种多芯片结构可包括：交换机系统芯片；设置在所述交换机系统芯片周围的多个串并转换器芯片；以及多个芯片间接口，其中，所述多个芯片间接口用于将所述多个串并转换器芯片分别与所述交换机系统芯片相连接。实施本发明实施例，输入输出芯片可独立进行设计以最优化它们的性能，并且这些输入输出芯片可通过最合适的半导体工艺制造。
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公开(公告)号：CN102377703B
公开(公告)日：2016-08-10
申请号：CN201110218952.7
申请日：2011-08-02
申请人： 索尼公司
发明人： 下村幸雄
IPC分类号： H04L25/02
CPC分类号： H04J3/0685 , H03M9/00 , H04J3/047
摘要： 一种发送电路和通信系统，包括：彼此并行布置的多个线路块，被配置以将从对应的线路供应的并行数据转换为串行数据，并输出所述串行数据；以及时钟使能器块，包括至少一个时钟使能器，用于响应于使能信号，在驱动时钟的多个周期之后向所述多个线路块输出用基准时钟锁定相位的所述驱动时钟。所述多个线路块的每个具有：分频器，用于划分从所述块使能器块供应的所述驱动时钟以生成分频时钟和负载信号，以及并行到串行转换器，用于与所述分频器生成的分频时钟和负载信号以及所述时钟使能器块生成的驱动时钟同步地，将从所述对应的线路供应的并行数据转换为串行数据。
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