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公开(公告)号：CN114899219A
公开(公告)日：2022-08-12
申请号：CN202210506265.3
申请日：2022-05-10
Applicant: 重庆邮电大学
Abstract: 本发明涉及一种具有屏蔽效应的超结P柱和N‑沟道的4H‑SiC基VDMOS器件，属于半导体技术领域。该器件包括P+多晶硅漏极、N+衬底区、P柱屏蔽区、N柱区、P‑电场终止区、二氧化硅隔离层、P+多晶硅栅电极、P+多晶硅源电极Ⅰ、P+多晶硅源电极Ⅱ、N‑沟道区和N+源区；其中P+多晶硅漏电极、N+衬底区、N柱区、P+多晶硅源电极Ⅱ、N‑沟道区和N+源区组成器件的导电区；N柱区和P‑电场终止区组成器件的漂移区；P柱屏蔽区和N柱区组成器件的横向超结。本发明在传统4H‑SiC基VDMOS器件基础上，在垂直漂移区引入超结结构、整体非对称结构以及N‑沟道区，提高了器件的击穿电压，大幅降低了米勒电容和反馈电容，提升了器件的动态性能，降低了沟道电阻和比导通电阻。
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公开(公告)号：CN113921611B
公开(公告)日：2025-04-25
申请号：CN202111139200.1
申请日：2021-09-26
Applicant: 重庆邮电大学
Abstract: 本发明涉及一种具有双侧面超结槽栅LDMOS器件，属于半导体技术领域。该器件由双侧面超结槽栅区和LDMOS导电区组成，利用二氧化硅隔离层将双侧面超结槽栅区和LDMOS导电区分离，双侧面超结槽栅区由槽栅P+接触区、P型辅助耗尽区、漏极N‑buffer区、漏极N+区、漏极P+区组成，LDMOS导电区由源极P+区、源极N+区、P‑body、漂移区、漏极N‑buffer区、漏极N+区组成。本发明在传统LDMOS器件结构上，使用双侧面超结槽栅技术，在保证获得较高的击穿电压下，能够大幅降低器件的比导通电阻和增大器件的跨导，最终提高器件的Baliga优值FOM，并打破了硅极限。
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公开(公告)号：CN113921611A
公开(公告)日：2022-01-11
申请号：CN202111139200.1
申请日：2021-09-26
Applicant: 重庆邮电大学
Abstract: 本发明涉及一种具有双侧面超结槽栅LDMOS器件，属于半导体技术领域。该器件由双侧面超结槽栅区和LDMOS导电区组成，利用二氧化硅隔离层将双侧面超结槽栅区和LDMOS导电区分离，双侧面超结槽栅区由槽栅P+接触区、P型辅助耗尽区、漏极N‑buffer区、漏极N+区、漏极P+区组成，LDMOS导电区由源极P+区、源极N+区、P‑body、漂移区、漏极N‑buffer区、漏极N+区组成。本发明在传统LDMOS器件结构上，使用双侧面超结槽栅技术，在保证获得较高的击穿电压下，能够大幅降低器件的比导通电阻和增大器件的跨导，最终提高器件的Baliga优值FOM，并打破了硅极限。
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公开(公告)号：CN115036372A
公开(公告)日：2022-09-09
申请号：CN202210506289.9
申请日：2022-05-10
Applicant: 重庆邮电大学
IPC: H01L29/78 , H01L29/49 , H01L29/423 , H01L29/10 , B82Y30/00
Abstract: 本发明涉及一种具有三重多晶硅栅联合圆柱形JLT器件，属于半导体技术领域。该器件包括源极电极、漏极电极、体硅N+区、多晶硅栅电极层、二氧化硅隔离层和二氧化铪隔离层；多晶硅栅电极层包括靠近源极电极一侧的栅极P+多晶硅控制区、位于体硅N+区中央的栅极P+多晶硅第一屏蔽区和靠近漏极电极一侧的栅极P+多晶硅第二屏蔽区，对体硅N+区进行全包围。本发明在传统JLT器件的结构上，通过使用三重多晶硅联合栅技术，在器件尺寸较小的纳米尺度上，能够大幅降低器件的漏致势垒降低效应、栅漏电流和亚阈值摆幅，增加了抗沟道长度降低的中心势变化能力，最终改善了器件的短沟道效应。
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