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公开(公告)号：CN102208415A
公开(公告)日：2011-10-05
申请号：CN201110126735.5
申请日：2011-05-17
Applicant: 西安电子科技大学
IPC: H01L27/092 , H01L29/06 , H01L29/51
Abstract: 本发明公开了一种新型垂直交叉堆叠栅应变SiGeC量子阱沟道CMOS器件结构，其技术方案在于该器件自上而下的结构为：四周具有环绕SiO2侧墙的栅氧化层/高k介质/多晶Si1-XGeX栅极的堆叠栅结构1；Si盖帽层2；Si1-x-yGexCy空穴量子阱层3；Si隔离层4；Si1-x′-y′Gex′Cy′电子量子阱层5；Si阻挡层6；N型Si调制掺杂层7；单晶Si(100)衬底8。该器件结构简单，除了层7为N型掺杂之外，其余各层均为本征或非故意掺杂；采用新型垂直交叉堆叠栅结构提高了小尺寸器件的集成度和可靠性；不需要生长较厚的虚拟SiGe衬底；应变SiGeC量子阱沟道在一定程度上突破了临界厚度的限制，可以进一步提高载流子的迁移率。
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公开(公告)号：CN101359630A
公开(公告)日：2009-02-04
申请号：CN200810150934.8
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiO2/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀掉表面的SiO2层，只保留窗口侧面的SiO2；利用Ploy－Si和SiO2的刻蚀速率比(50∶1)，刻蚀掉上层的Ploy－Si；刻蚀衬底表面上除SiO2侧壁区域以外的SiO2露出底层Ploy－Si；再利用Ploy－Si与SiO2的刻蚀速率比，刻蚀SiO2侧壁保护区域以外的Ploy－Si，形成n/pMOSFET的栅极，并在阱区上淀积一层SiO2；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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公开(公告)号：CN101359626B
公开(公告)日：2010-06-02
申请号：CN200810150930.X
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种用微米级工艺制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-Si/SiN/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀掉表面的SiO2层，保留窗口侧面的SiO2；利用Ploy-Si和SiN的刻蚀速率比(11∶1)，刻蚀掉上层的Ploy-Si；利用SiN与SiO2的刻蚀速率比(2∶1)，刻蚀SiO2侧壁保护区域以外的SiN；再利用Ploy-Si与SiO2的刻蚀速率比(50∶1)，刻蚀SiO2侧壁保护区域以外的Ploy-Si，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，构成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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公开(公告)号：CN101359627A
公开(公告)日：2009-02-04
申请号：CN200810150931.4
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种SiN掩蔽技术制备多晶SiGe栅纳米级CMOS集成电路方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－SiGe/SiN/Poly－Si多层结构；将上层的Poly－Si刻蚀成一个窗口，再淀积一层SiN；刻蚀掉表面的SiN层，保留窗口侧面的SiN；利用Ploy－Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy－Si，刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Ploy－SiGe；再利用Ploy－SiGe与SiN的刻蚀速率比(11∶1)，刻蚀掉SiN侧壁区域以外的Ploy－SiGe，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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公开(公告)号：CN101359626A
公开(公告)日：2009-02-04
申请号：CN200810150930.X
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种用微米级工艺制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiN/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀掉表面的SiO2层，保留窗口侧面的SiO2；利用Ploy－Si和SiN的刻蚀速率比(11∶1)，刻蚀掉上层的Ploy－Si；利用SiN与SiO2的刻蚀速率比(2∶1)，刻蚀SiO2侧壁保护区域以外的SiN；再利用Ploy－Si与SiO2的刻蚀速率比(50∶1)，刻蚀SiO2侧壁保护区域以外的Ploy－Si，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，构成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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Patent Agency Ranking
公开(公告)号：CN102208415B
公开(公告)日：2013-04-24
申请号：CN201110126735.5
申请日：2011-05-17
Applicant: 西安电子科技大学
IPC: H01L27/092 , H01L29/06 , H01L29/51
Abstract: 本发明公开了一种新型垂直交叉堆叠栅应变SiGeC量子阱沟道CMOS器件结构，其技术方案在于该器件自上而下的结构为：四周具有环绕SiO2侧墙的栅氧化层/高k介质/多晶Si1-XGeX栅极的堆叠栅结构1；Si盖帽层2；Si1-x-yGexCy空穴量子阱层3；Si隔离层4；Si1-x′-y′Gex′Cy′电子量子阱层5；Si阻挡层6；N型Si调制掺杂层7；单晶Si(100)衬底8。该器件结构简单，除了层7为N型掺杂之外，其余各层均为本征或非故意掺杂；采用新型垂直交叉堆叠栅结构提高了小尺寸器件的集成度和可靠性；不需要生长较厚的虚拟SiGe衬底；应变SiGeC量子阱沟道在一定程度上突破了临界厚度的限制，可以进一步提高载流子的迁移率。
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公开(公告)号：CN102208448A
公开(公告)日：2011-10-05
申请号：CN201110134448.9
申请日：2011-05-24
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种多晶Si1-xGex/金属并列覆盖双栅台阶式埋氧SSGOInMOSFET器件结构，其技术方案在于该器件自上而下的结构为：多晶Si1-xGex/金属并列覆盖双栅结构；栅绝缘层；本征或者p-掺杂应变Si电子量子阱层；p掺杂弛豫Si1-yGey缓冲层；台阶式埋氧层；p-掺杂的衬底，所述p-掺杂的单晶Si(100)衬底由p弛豫Si1-yGey缓冲层、p弛豫SiGe渐变层以及单晶Si三部分组成。该器件结构简单，与常规体Si SOI工艺完全兼容，并集成了“栅极工程”“应变工程”以及“衬底工程”三者的优点。
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公开(公告)号：CN101359630B
公开(公告)日：2010-06-16
申请号：CN200810150934.8
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-Si/SiO2/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀掉表面的SiO2层，只保留窗口侧面的SiO2；利用Ploy-Si和SiO2的刻蚀速率比(50∶1)，刻蚀掉上层的Ploy-Si；刻蚀衬底表面上除SiO2侧壁区域以外的SiO2露出底层Ploy-Si；再利用Ploy-Si与SiO2的刻蚀速率比，刻蚀SiO2侧壁保护区域以外的Ploy-Si，形成n/pMOSFET的栅极，并在阱区上淀积一层SiO2；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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公开(公告)号：CN101359627B
公开(公告)日：2010-06-09
申请号：CN200810150931.4
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种SiN掩蔽技术制备多晶SiGe栅纳米级CMOS集成电路方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-SiGe/SiN/Poly-Si多层结构；将上层的Poly-Si刻蚀成一个窗口，再淀积一层SiN；刻蚀掉表面的SiN层，保留窗口侧面的SiN；利用Ploy-Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy-Si，刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Ploy-SiGe；再利用Ploy-SiGe与SiN的刻蚀速率比(11∶1)，刻蚀掉SiN侧壁区域以外的Ploy-SiGe，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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公开(公告)号：CN102214694B
公开(公告)日：2013-05-08
申请号：CN201110141775.7
申请日：2011-05-30
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种异质金属堆叠栅SSGOI pMOSFET器件结构，自上而下依次包括：异质金属堆叠栅结构；栅绝缘层；本征或者n-掺杂应变Si沟道层；本征或者n-掺杂组分渐变的应变Si1-xGex层；n掺杂弛豫Si1-yGey层；台阶式埋氧层；n掺杂衬底部分，由n+掺杂弛豫Si1-yGey层，n-掺杂弛豫Si1-yGey缓冲层、n掺杂驰豫SiGe渐变层以及n-掺杂单晶Si(100)衬底四部分构成。该器件结构简单，与常规体Si SOI工艺完全兼容，集成了“栅极工程”“应变工程”及“衬底工程”三者的优点，并易于CMOS结构工艺集成。
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