公开(公告)号：CN101409296B

公开(公告)日：2011-01-05

申请号：CN200810232451.2

申请日：2008-11-28

Applicant: 西安电子科技大学

Inventor： 胡辉勇 ,  张鹤鸣 ,  戴显英 ,  宣荣喜 ,  宋建军 ,  舒斌 ,  赵丽霞

IPC: H01L27/12 ,  H01L21/84

Abstract: 本发明公开了一种三维应变NMOS集成器件及其制作方法，它涉及微电子技术领域，主要解决现有三维集成电路速度低的问题。其方案是分别采用SSOI和SGOI衬底构建新的三维集成器件的两个有源层。其中，下层有源层采用SSOI衬底，利用SSOI衬底中应变Si材料电子迁移率高的特点，制作poly-SiGe栅应变Si NMOSFET；上层有源层采用SGOI衬底，在该衬底上生长一层应变Si，制作poly-SiGe栅应变Si表面沟道NMOSFET，之间通过互连线连接，构成导电沟道为65～130nm的三维应变NMOS集成器件。本发明制造的三维应变NMOS集成器件与现有三维集成器件相比，具有速度快和性能好的优点，该器件可用于制作大规模、高速三维集成电路。

公开(公告)号：CN101409294A

公开(公告)日：2009-04-15

申请号：CN200810232447.6

申请日：2008-11-28

Applicant: 西安电子科技大学

Inventor： 胡辉勇 ,  张鹤鸣 ,  宣荣喜 ,  戴显英 ,  宋建军 ,  舒斌 ,  赵丽霞

IPC: H01L27/12 ,  H01L21/84

Abstract: 本发明公开了一种三维量子阱CMOS集成器件及其制作方法，它涉及微电子技术领域，主要解决现有三维集成电路速度低的问题。其方案是采用SSOI和SSGOI衬底构建新的三维集成器件的两个有源层。其中，下层有源层采用SSOI衬底，利用SSOI衬底中应变Si材料电子迁移率高的特点，制作应变Si nMOSFET；上层有源层采用SSGOI衬底，利用SSGOI衬底中应变SiGe材料空穴迁移率高的特点，制作应变SiGe量子阱沟道pMOSFET；上下有源层之间采用键合工艺，形成三维有源层结构，并通过互连线连接，构成导电沟道为65～130nm的三维量子阱CMOS集成器件。本发明制作的三维量子阱CMOS集成器件与现有三维集成器件相比，具有速度快和性能好的优点。

公开(公告)号：CN101359628A

公开(公告)日：2009-02-04

申请号：CN200810150932.9

申请日：2008-09-12

Applicant: 西安电子科技大学

Inventor： 胡辉勇 ,  张鹤鸣 ,  戴显英 ,  宋建军 ,  舒斌 ,  宣荣喜 ,  赵丽霞 ,  王晓燕 ,  秦珊珊

IPC: H01L21/8238

Abstract: 本发明公开了一种基于SiN/SiO2掩蔽技术的纳米级CMOS集成电路制备方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiO2/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiN；刻蚀掉表面的SiN层，只保留窗口侧面的SiN；利用Ploy－Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy－Si；利用SiO2与SiN的刻蚀速率比(4∶1)，刻蚀掉表面上除SiO2侧壁区域以外的SiN；再利用Ploy－Si与SiN的刻蚀速率比，刻蚀掉除SiO2侧壁区域以外的Ploy－Si，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。

公开(公告)号：CN101359627A

公开(公告)日：2009-02-04

申请号：CN200810150931.4

申请日：2008-09-12

Applicant: 西安电子科技大学

Inventor： 张鹤鸣 ,  胡辉勇 ,  宣荣喜 ,  戴显英 ,  舒斌 ,  宋建军 ,  王冠宇 ,  赵丽霞 ,  徐小波 ,  屈江涛

IPC: H01L21/8238

Abstract: 本发明公开了一种SiN掩蔽技术制备多晶SiGe栅纳米级CMOS集成电路方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－SiGe/SiN/Poly－Si多层结构；将上层的Poly－Si刻蚀成一个窗口，再淀积一层SiN；刻蚀掉表面的SiN层，保留窗口侧面的SiN；利用Ploy－Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy－Si，刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Ploy－SiGe；再利用Ploy－SiGe与SiN的刻蚀速率比(11∶1)，刻蚀掉SiN侧壁区域以外的Ploy－SiGe，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。

公开(公告)号：CN101359628B

公开(公告)日：2010-06-02

申请号：CN200810150932.9

申请日：2008-09-12

Applicant: 西安电子科技大学

Inventor： 胡辉勇 ,  张鹤鸣 ,  戴显英 ,  宋建军 ,  舒斌 ,  宣荣喜 ,  赵丽霞 ,  王晓燕 ,  秦珊珊

IPC: H01L21/8238

Abstract: 本发明公开了一种基于SiN/SiO2掩蔽技术的纳米级CMOS集成电路制备方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-Si/SiO2/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiN；刻蚀掉表面的SiN层，只保留窗口侧面的SiN；利用Ploy-Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy-Si；利用SiO2与SiN的刻蚀速率比(4∶1)，刻蚀掉表面上除SiO2侧壁区域以外的SiN；再利用Ploy-Si与SiN的刻蚀速率比，刻蚀掉除SiO2侧壁区域以外的Ploy-Si，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。

公开(公告)号：CN101359632B

公开(公告)日：2010-04-07

申请号：CN200810150936.7

申请日：2008-09-12

Applicant: 西安电子科技大学

Inventor： 胡辉勇 ,  张鹤鸣 ,  戴显英 ,  宋建军 ,  舒斌 ,  宣荣喜 ,  赵丽霞 ,  王晓燕 ,  秦珊珊

IPC: H01L21/8238

Abstract: 本发明公开了一种SiN掩蔽技术制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-Si/SiN/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiN；刻蚀衬底表面上的SiN，保留Ploy-Si侧壁的SiN；利用Ploy-Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy-Si；刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Ploy-Si；再利用Ploy-Si与SiN的刻蚀速率比，刻蚀掉SiN侧壁保护区域以外的Ploy-Si，形成n/pMOSFET的栅极，并在阱区上淀积一层SiO2；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。

公开(公告)号：CN101359632A

公开(公告)日：2009-02-04

申请号：CN200810150936.7

申请日：2008-09-12

Applicant: 西安电子科技大学

Inventor： 胡辉勇 ,  张鹤鸣 ,  戴显英 ,  宋建军 ,  舒斌 ,  宣荣喜 ,  赵丽霞 ,  王晓燕 ,  秦珊珊

IPC: H01L21/8238

Abstract: 本发明公开了一种SiN掩蔽技术制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiN/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiN；刻蚀衬底表面上的SiN，保留Ploy－Si侧壁的SiN；利用Ploy－Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy－Si；刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Ploy－Si；再利用Ploy－Si与SiN的刻蚀速率比，刻蚀掉SiN侧壁保护区域以外的Ploy－Si，形成n/pMOSFET的栅极，并在阱区上淀积一层SiO2；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。

公开(公告)号：CN101359631A

公开(公告)日：2009-02-04

申请号：CN200810150935.2

申请日：2008-09-12

Applicant: 西安电子科技大学

Inventor： 胡辉勇 ,  张鹤鸣 ,  舒斌 ,  宣荣喜 ,  戴显英 ,  宋建军 ,  赵丽霞 ,  屈江涛 ,  徐小波

IPC: H01L21/8238

Abstract: 本发明公开了一种用微米级工艺制备多晶SiGe栅纳米级CMOS集成电路方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－SiGe/SiN/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀衬底表面上的SiO2，保留Ploy－Si侧壁的SiO2；利用Ploy－Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy－Si；利用SiN与SiO2刻蚀速率比(2∶1)，刻蚀SiO2侧壁保护区域以外的SiN；再利用Ploy－SiGe与SiO2的刻蚀速率比(50∶1)，刻蚀SiO2侧壁保护区域以外的Ploy－SiGe，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不追加任何资金和设备投入的情况下，制造出具有多晶SiGe栅的纳米级CMOS集成电路。

公开(公告)号：CN101359629A

公开(公告)日：2009-02-04

申请号：CN200810150933.3

申请日：2008-09-12

Applicant: 西安电子科技大学

Inventor： 胡辉勇 ,  张鹤鸣 ,  宣荣喜 ,  戴显英 ,  舒斌 ,  宋建军 ,  赵丽霞 ,  屈江涛 ,  徐小波

IPC: H01L21/8238

Abstract: 本发明公开了一种基于SiO2掩蔽技术的多晶SiGe栅纳米级CMOS集成电路制备方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－SiGe/SiO2/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀掉表面的SiO2层，只保留窗口侧面的SiO2；利用Ploy－Si和SiO2的刻蚀速率比(50∶1)，刻蚀掉上层的Ploy－Si；再利用Ploy－SiGe和SiO2的刻蚀速率比(50∶1)，刻蚀掉SiO2侧壁保护区域以外的SiO2和Ploy－SiGe，保留侧壁下面的SiO2和Ploy－SiGe，形成n/pMOSFET的栅极，并在阱区上淀积一层SiO2；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。

公开(公告)号：CN101359631B

公开(公告)日：2010-06-09

申请号：CN200810150935.2

申请日：2008-09-12

Applicant: 西安电子科技大学

Inventor： 胡辉勇 ,  张鹤鸣 ,  舒斌 ,  宣荣喜 ,  戴显英 ,  宋建军 ,  赵丽霞 ,  屈江涛 ,  徐小波

IPC: H01L21/8238

Abstract: 本发明公开了一种用微米级工艺制备多晶SiGe栅纳米级CMOS集成电路方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-SiGe/SiN/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀衬底表面上的SiO2，保留Ploy-Si侧壁的SiO2；利用Ploy-Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy-Si；利用SiN与SiO2刻蚀速率比(2∶1)，刻蚀SiO2侧壁保护区域以外的SiN；再利用Ploy-SiGe与SiO2的刻蚀速率比(50∶1)，刻蚀SiO2侧壁保护区域以外的Ploy-SiGe，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不追加任何资金和设备投入的情况下，制造出具有多晶SiGe栅的纳米级CMOS集成电路。