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公开(公告)号：CN101409295B
公开(公告)日：2012-01-04
申请号：CN200810232449.5
申请日：2008-11-28
Applicant: 西安电子科技大学
Abstract: 本发明公开了Poly-SiGe栅三维量子阱CMOS集成器件及其制作方法，它是微电子技术领域，主要解决现有三维集成电路速度低的问题。其方案是采用SSOI和SSGOI衬底构建新的三维器件的两个有源层。其中，下层有源层采用SSOI衬底，利用SSOI衬底中应变Si材料电子迁移率高的特点，制作poly-SiGe栅应变Si nMOSFET器件；上层有源层采用SSGOI衬底，利用SSGOI衬底中应变Si材料空穴迁移率高的特点，制作poly-SiGe栅应变SiGe量子阱沟道pMOSFET器件；上下有源层之间采用键合工艺，形成三维有源层结构，通过互连线连接，构成导电沟道为65～130nm的三维量子阱CMOS集成器件。本发明制造的具有poly-SiGe栅三维量子阱CMOS集成器件与现有三维集成器件相比，具有速度快和性能好的优点，该器件可用于制造大规模、高速三维CMOS集成电路。
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公开(公告)号：CN101359630B
公开(公告)日：2010-06-16
申请号：CN200810150934.8
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-Si/SiO2/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀掉表面的SiO2层，只保留窗口侧面的SiO2；利用Ploy-Si和SiO2的刻蚀速率比(50∶1)，刻蚀掉上层的Ploy-Si；刻蚀衬底表面上除SiO2侧壁区域以外的SiO2露出底层Ploy-Si；再利用Ploy-Si与SiO2的刻蚀速率比，刻蚀SiO2侧壁保护区域以外的Ploy-Si，形成n/pMOSFET的栅极，并在阱区上淀积一层SiO2；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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公开(公告)号：CN101409295A
公开(公告)日：2009-04-15
申请号：CN200810232449.5
申请日：2008-11-28
Applicant: 西安电子科技大学
Abstract: 本发明公开了Poly－SiGe栅三维量子阱CMOS集成器件及其制作方法，它是微电子技术领域，主要解决现有三维集成电路速度低的问题。其方案是采用SSOI和SSGOI衬底构建新的三维器件的两个有源层。其中，下层有源层采用SSOI衬底，利用SSOI衬底中应变Si材料电子迁移率高的特点，制作poly－SiGe栅应变Si nMOSFET器件；上层有源层采用SSGOI衬底，利用SSGOI衬底中应变Si材料空穴迁移率高的特点，制作poly－SiGe栅应变SiGe量子阱沟道pMOSFET器件；上下有源层之间采用键合工艺，形成三维有源层结构，通过互连线连接，构成导电沟道为65～130nm的三维量子阱CMOS集成器件。本发明制造的具有poly－SiGe栅三维量子阱CMOS集成器件与现有三维集成器件相比，具有速度快和性能好的优点，该器件可用于制造大规模、高速三维CMOS集成电路。
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公开(公告)号：CN101359628B
公开(公告)日：2010-06-02
申请号：CN200810150932.9
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种基于SiN/SiO2掩蔽技术的纳米级CMOS集成电路制备方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-Si/SiO2/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiN；刻蚀掉表面的SiN层，只保留窗口侧面的SiN；利用Ploy-Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy-Si；利用SiO2与SiN的刻蚀速率比(4∶1)，刻蚀掉表面上除SiO2侧壁区域以外的SiN；再利用Ploy-Si与SiN的刻蚀速率比，刻蚀掉除SiO2侧壁区域以外的Ploy-Si，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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公开(公告)号：CN101359632B
公开(公告)日：2010-04-07
申请号：CN200810150936.7
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种SiN掩蔽技术制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-Si/SiN/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiN；刻蚀衬底表面上的SiN，保留Ploy-Si侧壁的SiN；利用Ploy-Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy-Si；刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Ploy-Si；再利用Ploy-Si与SiN的刻蚀速率比，刻蚀掉SiN侧壁保护区域以外的Ploy-Si，形成n/pMOSFET的栅极，并在阱区上淀积一层SiO2；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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Patent Agency Ranking
公开(公告)号：CN101359632A
公开(公告)日：2009-02-04
申请号：CN200810150936.7
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种SiN掩蔽技术制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiN/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiN；刻蚀衬底表面上的SiN，保留Ploy－Si侧壁的SiN；利用Ploy－Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy－Si；刻蚀衬底表面上除SiN侧壁区域以外的SiN露出底层Ploy－Si；再利用Ploy－Si与SiN的刻蚀速率比，刻蚀掉SiN侧壁保护区域以外的Ploy－Si，形成n/pMOSFET的栅极，并在阱区上淀积一层SiO2；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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公开(公告)号：CN101359626B
公开(公告)日：2010-06-02
申请号：CN200810150930.X
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种用微米级工艺制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly-Si/SiN/Poly-Si多层结构；将最上层的Poly-Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀掉表面的SiO2层，保留窗口侧面的SiO2；利用Ploy-Si和SiN的刻蚀速率比(11∶1)，刻蚀掉上层的Ploy-Si；利用SiN与SiO2的刻蚀速率比(2∶1)，刻蚀SiO2侧壁保护区域以外的SiN；再利用Ploy-Si与SiO2的刻蚀速率比(50∶1)，刻蚀SiO2侧壁保护区域以外的Ploy-Si，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，构成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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公开(公告)号：CN101359628A
公开(公告)日：2009-02-04
申请号：CN200810150932.9
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种基于SiN/SiO2掩蔽技术的纳米级CMOS集成电路制备方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiO2/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiN；刻蚀掉表面的SiN层，只保留窗口侧面的SiN；利用Ploy－Si与SiN的刻蚀速率比(11∶1)，刻蚀SiN表面的Ploy－Si；利用SiO2与SiN的刻蚀速率比(4∶1)，刻蚀掉表面上除SiO2侧壁区域以外的SiN；再利用Ploy－Si与SiN的刻蚀速率比，刻蚀掉除SiO2侧壁区域以外的Ploy－Si，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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公开(公告)号：CN101359626A
公开(公告)日：2009-02-04
申请号：CN200810150930.X
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种用微米级工艺制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiN/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀掉表面的SiO2层，保留窗口侧面的SiO2；利用Ploy－Si和SiN的刻蚀速率比(11∶1)，刻蚀掉上层的Ploy－Si；利用SiN与SiO2的刻蚀速率比(2∶1)，刻蚀SiO2侧壁保护区域以外的SiN；再利用Ploy－Si与SiO2的刻蚀速率比(50∶1)，刻蚀SiO2侧壁保护区域以外的Ploy－Si，形成n/pMOSFET的栅极；离子注入自对准形成n/pMOSFET的源、漏区，构成n/pMOSFET器件；光刻器件的互连线形成导电沟道45～90纳米的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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公开(公告)号：CN101359630A
公开(公告)日：2009-02-04
申请号：CN200810150934.8
申请日：2008-09-12
Applicant: 西安电子科技大学
IPC: H01L21/8238
Abstract: 本发明公开了一种SiO2掩蔽技术制备纳米级CMOS集成电路的方法。其过程为：制造出N/P阱，并在N/P阱上生长Poly－Si/SiO2/Poly－Si多层结构；将最上层的Poly－Si刻蚀成一个窗口，再淀积一层SiO2；刻蚀掉表面的SiO2层，只保留窗口侧面的SiO2；利用Ploy－Si和SiO2的刻蚀速率比(50∶1)，刻蚀掉上层的Ploy－Si；刻蚀衬底表面上除SiO2侧壁区域以外的SiO2露出底层Ploy－Si；再利用Ploy－Si与SiO2的刻蚀速率比，刻蚀SiO2侧壁保护区域以外的Ploy－Si，形成n/pMOSFET的栅极，并在阱区上淀积一层SiO2；离子注入自对准形成n/pMOSFET的源、漏区，形成n/pMOSFET器件；光刻器件的互连线形成导电沟道65～90nm的CMOS集成电路。本发明能够在微米级Si集成电路加工工艺平台上，不需要追加任何资金和设备投入的情况下，制造出性能可提高3～5代的CMOS集成电路。
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