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公开(公告)号：CN103282878B
公开(公告)日：2016-05-04
申请号：CN201180061439.X
申请日：2011-12-19
申请人： 英特尔公司
CPC分类号： G06F8/456 , G06F8/4441
摘要： 描述了基于循环分割和/或索引阵列来提供循环并行化的方法和装置。在一个实施例中，基于误推测信息，生成与原始循环相对应的一个或多个分割循环。在其它实施例中，基于索引阵列，从原始循环中生成多个子循环。此外，还描述了其它实施例。
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公开(公告)号：CN1849791A
公开(公告)日：2006-10-18
申请号：CN200480026312.4
申请日：2004-09-15
申请人： 英特尔公司
CPC分类号： H04L27/2657 , H04L2025/03414 , H04L2027/0016 , H04L2027/0018 , H04L2027/0024
摘要： 一般地描述了用于多载波无线通信系统的自适应同相(I)和/或正交相(Q)不平衡校正的实施例。
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公开(公告)号：CN103282878A
公开(公告)日：2013-09-04
申请号：CN201180061439.X
申请日：2011-12-19
申请人： 英特尔公司
CPC分类号： G06F8/456 , G06F8/4441
摘要： 描述了基于循环分割和/或索引阵列来提供循环并行化的方法和装置。在一个实施例中，基于误推测信息，生成与原始循环相对应的一个或多个分割循环。在其它实施例中，基于索引阵列，从原始循环中生成多个子循环。此外，还描述了其它实施例。
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公开(公告)号：CN114664917A
公开(公告)日：2022-06-24
申请号：CN202111385053.6
申请日：2021-11-22
申请人： 英特尔公司
IPC分类号： H01L29/06 , H01L29/775 , H01L29/78 , H01L21/335 , H01L21/336 , H01L27/22 , H01L27/24
摘要： 一种晶体管包括在第二沟道层上方的第一沟道层、耦合到第一沟道层和第二沟道层的第一端的外延源极结构、以及耦合到第一沟道层和第二沟道层的第二端的外延漏极结构。晶体管包括在外延源极结构与外延漏极结构之间的栅极，其中，栅极在第一沟道层之上并且在第一沟道层与第二沟道层之间。晶体管包括第一材料的第一间隔体，在第一沟道层和第二沟道层之间。第一间隔体具有在栅极与外延源极结构之间以及在栅极与外延漏极结构之间的至少一个凸面侧壁。晶体管还包括在第一沟道层之上的具有基本上垂直的侧壁的第二间隔体，该第二间隔体具有第二材料。
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公开(公告)号：CN1849791B
公开(公告)日：2015-03-25
申请号：CN200480026312.4
申请日：2004-09-15
申请人： 英特尔公司
CPC分类号： H04L27/2657 , H04L2025/03414 , H04L2027/0016 , H04L2027/0018 , H04L2027/0024
摘要： 一般地描述了用于多载波无线通信系统的自适应同相(I)和/或正交相(Q)不平衡校正的实施例。
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公开(公告)号：CN1105973C
公开(公告)日：2003-04-16
申请号：CN96198473.2
申请日：1996-10-03
申请人： 英特尔公司
CPC分类号： G06F12/0875 , G06F12/0246 , G06F12/08 , G06F2212/7203
摘要： 电可擦除可编程只读存储器中存储数据的方法，包括将接收的高速缓存行存储到高速缓存器，每一高速缓存行与只读存储器的多个块的一个标识块中的一个地址相关；在高速缓冲缓存器为满时，将与一个同样标识的块相关的每一高速缓存行从缓存器拷贝到多个保持缓存器的一个同样的保持缓存器；将缓存器中的每一个所复制的高速缓存行标记为无效；将同一保持缓存器中的标识为无效的每一高速缓存行用来自同一所标识的块的一个对应的有效的高速缓存行来替换；擦除同一所标识的块；将同一保持缓存器复制到同一所标识的块。
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公开(公告)号：CN108694060A
公开(公告)日：2018-10-23
申请号：CN201810214073.9
申请日：2018-03-15
申请人： 英特尔公司
IPC分类号： G06F9/4401
摘要： 用于对数据处理系统(DPS)进行引导的方法涉及，在DPS的引导过程期间，使用来自DPS中的低速非易失性存储器(NVM)的预备引导代码模块将来自DPS中的高速NVM的主引导代码模块加载到DPS中的易失性随机存取存储器(RAM)中，其中，高速NVM支持比低速NVM的最大读取速度快的读取速度。该方法还涉及，在引导过程期间，在将来自高速NVM的主引导代码模块加载到RAM中之后，使用主引导代码模块将DPS引导至操作系统(OS)。该方法还可以涉及使用预备引导代码模块来自动地确定来自高速NVM的主引导代码模块是否具有良好的完整性。描述并要求保护其他实施例。
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公开(公告)号：CN1206480A
公开(公告)日：1999-01-27
申请号：CN96198473.2
申请日：1996-10-03
申请人： 英特尔公司
CPC分类号： G06F12/0875 , G06F12/0246 , G06F12/08 , G06F2212/7203
摘要： 一个快速EEPROM存储器阵列(27)包括一个超高速缓冲存储器(23),用于存储正被写到主存储器(13)中的所有地址上的数据行;多个保持缓冲存储器(25),用于存储来自超高速缓冲存储器(23)的寻址指向主存储器(13)中的一个特定地址块的数据行;多个快速EEPROM主存储器(27)数据块,用于存储来自保持缓冲存储器(25)的指向主存储器(13)的一个特定地址块的数据行;以及控制电路,用于在超高速缓冲存储器(23)填满或达到保持缓冲存储器(25)极限时将被寻址指向主存储器(13)的一个特定地址块的数据行从超高速缓冲存储器(23)写到保持缓冲存储器(25)、将有效数据从快速存储器的一个所寻址块写到保持缓冲存储器的行中,同时不保留从超高速缓冲存储器写入的有效数据、擦除快速存储器的所寻址块、以及将保持缓冲存储器中的所有数据行写到快速存储器的所寻址块中。
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