公开(公告)号：CN102024728B

公开(公告)日：2013-11-27

申请号：CN201010280244.1

申请日：2010-09-08

Applicant: 精工爱普生株式会社

Inventor： 田村良平

IPC: H01L21/673

CPC classification number: H01L21/67333

Abstract: 本发明提供一种半导体芯片收容托盘，即使对于更加薄型化、窄条化的半导体芯片，其也能够实现稳定的面朝上收容和面朝下收容。本发明所涉及的半导体芯片收容托盘，以多个托盘叠置的方式使用，用于收容多个平面形状为长方形的半导体芯片，其特征在于，具备：第一突起和第一凸部，其被设置在底板的表面，并具有用于将剖面呈三角形的突起嵌入的凹陷部；第二突起和第二凸部，其被设置在底板的背面，剖面呈三角形，其中，当两个半导体芯片收容托盘以底板表面与底板背面对置的方式被叠置时，形成在底板表面的收容区域和形成在底板背面的收容区域被重叠在一起，且第二突起被嵌入到第一突起的凹陷部中，而第一凸部和第二凸部不重叠。

公开(公告)号：CN101373725B

公开(公告)日：2013-01-23

申请号：CN200810135518.0

申请日：2008-08-19

Applicant: 精工爱普生株式会社

Inventor： 田村良平 ,  进藤知幸 ,  太田浩则 ,  矢泽和夫

IPC: H01L21/673 ,  B65D85/86 ,  B65D21/032 ,  B65D19/24 ,  H05K13/02

CPC classification number: H01L21/67333

Abstract: 本发明提供一种当重叠时能够防止损伤半导体芯片的半导体芯片收容托盘。底板(10a)的表面通过凸部(112，114)被分成多个收容区域(1a)，底板(10a)的背面通过凸部(122，124)被分成多个收容区域(1b)。收容区域(1a)相对于半导体芯片(1)的边缘宽度小于收容区域(1b)相对于半导体芯片(1)的边缘宽度。而且，在半导体芯片收容托盘(10)重叠的情况下，收容区域(1a，1b)相互重叠，凸部(112)不面向凸部(122)，凸部(122)的下端与下一层半导体芯片收容托盘(10)的表面之间的距离以及凸部(112)的上端与上一层半导体芯片收容托盘(10)的背面之间的距离分别小于半导体芯片(1)的厚度。

公开(公告)号：CN102024728A

公开(公告)日：2011-04-20

申请号：CN201010280244.1

申请日：2010-09-08

Applicant: 精工爱普生株式会社

Inventor： 田村良平

IPC: H01L21/673

CPC classification number: H01L21/67333

Abstract: 本发明提供一种半导体芯片收容托盘，即使对于更加薄型化、窄条化的半导体芯片，其也能够实现稳定的面朝上收容和面朝下收容。本发明所涉及的半导体芯片收容托盘，以多个托盘叠置的方式使用，用于收容多个平面形状为长方形的半导体芯片，其特征在于，具备：第一突起和第一凸部，其被设置在底板的表面，并具有用于将剖面呈三角形的突起嵌入的凹陷部；第二突起和第二凸部，其被设置在底板的背面，剖面呈三角形，其中，当两个半导体芯片收容托盘以底板表面与底板背面对置的方式被叠置时，形成在底板表面的收容区域和形成在底板背面的收容区域被重叠在一起，且第二突起被嵌入到第一突起的凹陷部中，而第一凸部和第二凸部不重叠。

公开(公告)号：CN101373725A

公开(公告)日：2009-02-25

申请号：CN200810135518.0

申请日：2008-08-19

Applicant: 精工爱普生株式会社

Inventor： 田村良平 ,  进藤知幸 ,  太田浩则 ,  矢泽和夫

IPC: H01L21/673 ,  B65D85/86 ,  B65D21/032 ,  B65D19/24 ,  H05K13/02

CPC classification number: H01L21/67333

Abstract: 本发明提供一种当重叠时能够防止损伤半导体芯片的半导体芯片收容托盘。底板(10a)的表面通过凸部(112，114)被分成多个收容区域(1a)，底板(10a)的背面通过凸部(122，124)被分成多个收容区域(1b)。收容区域(1a)相对于半导体芯片(1)的边缘宽度小于收容区域(1b)相对于半导体芯片(1)的边缘宽度。而且，在半导体芯片收容托盘(10)重叠的情况下，收容区域(1a，1b)相互重叠，凸部(112)不面向凸部(122)，凸部(122)的下端与下一层半导体芯片收容托盘(10)的表面之间的距离以及凸部(112)的上端与上一层半导体芯片收容托盘(10)的背面之间的距离分别小于半导体芯片(1)的厚度。

公开(公告)号：CN100444370C

公开(公告)日：2008-12-17

申请号：CN200510075807.2

申请日：2005-06-07

Applicant: 精工爱普生株式会社

Inventor： 田中秀一 ,  伊东春树 ,  有贺泰人 ,  田村良平 ,  高野道义

IPC: H01L23/48 ,  H01L23/52 ,  H01L23/12 ,  H01L21/00 ,  G02F1/133

CPC classification number: G09G3/006 ,  H01L27/14601 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/05124 ,  H01L2224/05548 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05664 ,  H01L2224/05666 ,  H01L2224/05671 ,  H01L2224/05684 ,  H01L2224/16 ,  H01L2924/01046 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/00014

Abstract: 本发明涉及一种能够可靠地进行与对方侧基板之间的导电连接的半导体装置(121)。半导体装置(121)具有形成在有源面(121a)中的电极焊盘(24)以及树脂凸起(12)，与从电极焊盘(24)的表面到树脂凸起(12)的表面之间所设置的导电膜(20)，通过树脂凸起(12)及其表面的导电膜(20)形成树脂凸起电极(10)，经该树脂凸起电极(10)与对方侧基板导电连接，导电膜(20)夹持树脂凸起(12)一直延伸到电极焊盘(24)的相反侧，形成检查用电极(30)。

公开(公告)号：CN1716586A

公开(公告)日：2006-01-04

申请号：CN200510075807.2

申请日：2005-06-07

Applicant: 精工爱普生株式会社

Inventor： 田中秀一 ,  伊东春树 ,  有贺泰人 ,  田村良平 ,  高野道义

IPC: H01L23/48 ,  H01L23/52 ,  H01L23/12 ,  H01L21/00 ,  G02F1/133

CPC classification number: G09G3/006 ,  H01L27/14601 ,  H01L2224/05001 ,  H01L2224/05022 ,  H01L2224/05124 ,  H01L2224/05548 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05664 ,  H01L2224/05666 ,  H01L2224/05671 ,  H01L2224/05684 ,  H01L2224/16 ,  H01L2924/01046 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/00014

Abstract: 本发明涉及一种能够可靠地进行与对方侧基板之间的导电连接的半导体装置(121)。半导体装置(121)具有形成在有源面(121a)中的电极焊盘(24)以及树脂凸起(12)，与从电极焊盘(24)的表面到树脂凸起(12)的表面之间所设置的导电膜(20)，通过树脂凸起(12)及其表面的导电膜(20)形成树脂凸起电极(10)，经该树脂凸起电极(10)与对方侧基板导电连接，导电膜(20)夹持树脂凸起(12)一直延伸到电极焊盘(24)的相反侧，形成检查用电极(30)。