公开(公告)号：CN115602564A

公开(公告)日：2023-01-13

申请号：CN202211185276.2

申请日：2022-09-27

申请人： 福建省晋华集成电路有限公司(CN)

发明人： 巫奉伦 ,  夏忠平 ,  王嘉鸿

IPC分类号： H01L21/66 ,  H01L23/544 ,  G03F9/00 ,  G01B21/00

摘要： 本申请公开一种对准偏差的测量方法，包括：提供衬底；衬底上依序堆叠包括第三材料层、第二材料层和第一材料层，第一材料层上设有第一对准标记，第二材料层上设有第二对准标记，第三材料层上设有第三对准标记；量测第一对准标记与第二对准标记获取第一对准标记和第二对准标记之间的在第一方向上的对准偏差X12和在第二方向上的对准偏差Y12，量测第一对准标记与第三对准标记获取第一对准标记和第三对准标记之间的在第一方向上的对准偏差X13和在第二方向上的对准偏差Y13；根据所述偏差X12，X13，Y12，Y13确定至少一个方向的综合偏差；所述综合偏差用于表征对应方向发生的整体偏差。本申请能够准确测量刻蚀过程中的偏差。

公开(公告)号：CN115346985A

公开(公告)日：2022-11-15

申请号：CN202210968713.1

申请日：2022-08-12

申请人： 福建省晋华集成电路有限公司

发明人： 洪银聪 ,  王嘉鸿 ,  刘越 ,  夏忠平

IPC分类号： H01L27/108

摘要： 本发明公开了一种半导体存储器，包括设置在衬底的阵列区中的多个接触垫，以及设置在阵列区上的电容阵列结构。电容阵列结构包括多个电容分别设置在一所述接触垫上，以及一中间支撑层，水平延伸在所述多个电容的腰部之间，而将各所述电容分成上半部和下半部。邻近所述阵列区边缘的所述电容的所述下半部倾斜，使所述上半部与所述接触垫之间包括一错位。此设计可调节相邻电容阵列结构之间的应力，达到应力缓冲的功效。

公开(公告)号：CN114724932A

公开(公告)日：2022-07-08

申请号：CN202210344473.8

申请日：2022-03-31

申请人： 福建省晋华集成电路有限公司

发明人： 刘利晨 ,  巫奉伦 ,  夏忠平

IPC分类号： H01L21/027 ,  G03F7/16

摘要： 本申请提供一种半导体器件的制备方法，该方法包括：提供半导体晶圆；在所述晶圆表面上方形成光刻胶层；对所述光刻胶层进行图案化处理，以在所述晶圆表面形成掩膜图案；通过所述掩膜图案，对所述晶圆进行图案化处理；其中，在所述晶圆表面上方形成光刻胶层的步骤之前或之后，对所述晶圆表面进行中和处理，以使所述晶圆表面呈中性。通过在光刻工艺过程中对晶圆表面进行中和处理的方式，保证了光刻胶层底部或顶部的稳定性，大大降低了晶圆的表面的酸碱性对光刻胶层的形貌的影响，提升了以该光刻胶层为掩膜形成的器件图案的精确度。

公开(公告)号：CN113791526B

公开(公告)日：2023-09-15

申请号：CN202111242999.7

申请日：2021-10-25

申请人： 福建省晋华集成电路有限公司

发明人： 王嘉鸿 ,  童宇诚 ,  夏忠平

IPC分类号： G03F7/20

摘要： 本发明提供了一种多重图形化的光刻顺序的确定方法。该方法中，基于所获得至少两个掩膜版中掩模图形的工艺窗口的大小排布顺序，以进一步根据工艺窗口的大小排布顺序而确定出所对应的掩模版的光刻顺序。通过将工艺窗口较大的掩模图形所对应的掩模版优先执行光刻步骤，并将工艺窗口较小的掩模图形所对应的掩模版靠后执行光刻步骤，以提高最终形成的图形的良率，增大多重图形化工艺的整体工艺窗口。

公开(公告)号：CN116525412A

公开(公告)日：2023-08-01

申请号：CN202310517309.7

申请日：2023-05-09

申请人： 福建省晋华集成电路有限公司

发明人： 杨浩然 ,  夏忠平 ,  刘利晨 ,  钟荣祥

IPC分类号： H01L21/02 ,  H01L21/768 ,  H01L21/027 ,  H01L21/033 ,  H01L23/544

摘要： 本发明公开了半导体器件的制作方法，包括以下步骤。提供衬底，衬底上设置多个第一对准标记。在衬底上形成堆叠层结构。在堆叠层结构内形成沟槽，沟槽具有深度且暴露第一对准标记。在沟槽内形成填充层，至少部分减少沟槽的深度。在填充层上形成掩模结构，掩模结构具有平坦顶面。通过掩模结构，形成多个第二对准标记。由此，本发明通过填充层达到改善对准区内因沟槽过深所产生的斜坡及台阶问题。

公开(公告)号：CN116469935A

公开(公告)日：2023-07-21

申请号：CN202310319292.4

申请日：2023-03-29

申请人： 福建省晋华集成电路有限公司

发明人： 王光荣 ,  巫奉伦 ,  夏忠平 ,  孙淼

IPC分类号： H01L29/78 ,  H01L21/336

摘要： 本发明公开了一种半导体器件及其制作方法，半导体器件包括衬底，多个有源区，浅沟渠隔离，以及多个埋藏式闸极。有源区设置在衬底的表面上，其中各有源区包含半导体层，半导体层与衬底之间具有第一界面。浅沟渠隔离设置在衬底上并环绕有源区。埋藏式闸极埋设在有源区内并位在第一界面之上。藉此，本发明得以在维持一定集成度的前提下，提升有源区之间的隔绝效果，改善了因提高集成水平而可能衍生的器件瑕疵的现象。

公开(公告)号：CN115236950A

公开(公告)日：2022-10-25

申请号：CN202210927450.X

申请日：2022-08-03

申请人： 福建省晋华集成电路有限公司

发明人： 刘越 ,  王嘉鸿 ,  夏忠平

IPC分类号： G03F7/20

摘要： 本发明提供了一种运动台的定位系统及光刻设备。在该定位系统中，可将光栅组件和读头组件的其中之一设置在运动台的下表面，另一设置在永磁底盘的表面上，提高了光栅组件和读头组件的设置灵活性，并且有利于实现光栅组件或者读头组件在运动台的整个移动轨迹内均匀设置，从而能够更精细的获取运动台在各个位置的位置信息，提高对运动台的定位精度。

公开(公告)号：CN117042446A

公开(公告)日：2023-11-10

申请号：CN202310880353.4

申请日：2023-07-18

申请人： 福建省晋华集成电路有限公司

发明人： 童宇诚 ,  刘越 ,  夏忠平

IPC分类号： H10B12/00

摘要： 本发明涉及半导体制造技术领域，提供一种半导体结构的制造方法。该方法包括：于衬底上形成多个第一开口列和多个第二开口列，其中第一开口列和第二开口列沿着行方向基于第一间距和第二间距交替间隔。接着形成多条导线结构，沿着列方向延伸并沿行方向平行设置在衬底上，并且分别重叠第一开口列和第二开口列。其中，导线结构相对于第一开口列和第二开口列之间的叠对偏移由第一间距和第二间距的差值d前馈控制。本发明可用于制造动态随机存取存储器的位线，可确保位线与各列接触开口具有近似且足够的重叠面积，进而改善位线接触品质。

公开(公告)号：CN114706282A

公开(公告)日：2022-07-05

申请号：CN202210289033.7

申请日：2022-03-22

申请人： 福建省晋华集成电路有限公司

发明人： 王光荣 ,  巫奉伦 ,  夏忠平

IPC分类号： G03F9/00 ,  H01L23/544

摘要： 本发明提供了一种应用于自对准反相图形工艺中的识别标记的制备方法中，其在执行自对准反相图形工艺的过程中，通过缩使条形图案自动脱落，或者使第三膜层被消耗殆尽，以降低最终形成的识别标记的图形密度。因此，根据本发明提供的制备方法所形成的识别标记，其兼容于自对准反相图形工艺，并且使最终形成的识别标记具有更低的图形密度，从而有利于提高设备对识别标记的识别精度。

公开(公告)号：CN108666207A

公开(公告)日：2018-10-16

申请号：CN201710197192.3

申请日：2017-03-29

申请人： 联华电子股份有限公司 ,  福建省晋华集成电路有限公司

发明人： 陈建豪 ,  巫奉伦 ,  夏忠平 ,  李修申

IPC分类号： H01L21/027

摘要： 本发明提供一种制作半导体元件的方法，包括下列步骤。首先提供基底、设置于基底上的硬掩模层以及设置于硬掩模层上的第一掩模图案，且基底具有元件区以及切割道区。第一掩模图案于元件区内具有第一间隙，在切割道区内具有第二间隙。接着，在第一掩模图案上均匀覆盖间隙壁层。然后，在第一间隙中的间隙壁层上形成第二掩模图案，第二掩模图案的上表面低于第一掩模图案的上表面。随后，对间隙壁层进行蚀刻制作工艺，移除位于第一掩模图案与第二掩模图案之间以及位于第二间隙中的间隙壁层，并暴露出硬掩模层。