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公开(公告)号：CN115101414A
公开(公告)日：2022-09-23
申请号：CN202210610220.0
申请日：2022-05-31
Applicant: 电子科技大学长三角研究院(湖州)
IPC: H01L21/336 , H01L29/423
Abstract: 本发明专利涉及集成电路技术领域，尤其指一种双栅氧化层PES‑LDMOS的制作方法，包括以下步骤：S1：在P型衬底上进行离子注入；S2：离子注入形成P+区、N+源区、N+漏区；S3：通过刻蚀工艺，将多余部分进行刻蚀；S4：进行SiO2生长；S5：在沟道区上方生长栅介质层；S6：在栅介质层的上方淀积金属形成栅电极。该方法减少了沟道上方栅介质层中的固定空穴电荷，减弱了其对电子的吸引能力，从而减小了阈值电压Vth偏移量；其次沟道的P+区域，也可以有效抑制STI中寄生沟道的形成，抑制了泄漏电流路径，减小了关断电流Ioff。
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公开(公告)号：CN115016581B
公开(公告)日：2024-02-02
申请号：CN202210610222.X
申请日：2022-05-31
Applicant: 电子科技大学长三角研究院(湖州)
IPC: G05F1/56
Abstract: 本发明提供一种自带启动电路的带隙基准电路结构，涉及电子电路技术领域，能够采用正常接法的NPN三极管设计带隙基准源，结构简洁且低成本；该电路第一、第二MOS管G极连接，S极接电源；第二MOS管G极和D极连接；第一MOS管D极与第二三极管集电极连接，第二MOS管D极与第一三极管集电极连接，第一三极管和第二三极管基极连接；两三极管发射极之间串接第一电阻，第二三极管发射极串接第二电阻后接地；第三MOS管S极与第一三极管的基极连接，D极与电源端连接，G极与第一MOS管D极连接；两三极管的两基极连接点作为基准电压输出；第一、第二MOS管为PMOS管，第三MOS管为NMOS管。
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公开(公告)号：CN115565882A
公开(公告)日：2023-01-03
申请号：CN202211054589.4
申请日：2022-08-31
Applicant: 电子科技大学长三角研究院(湖州)
IPC: H01L21/336 , H01L29/10 , H01L29/423
Abstract: 本发明专利涉及集成电路技术技术领域，尤其指一种具有四个端口的全包栅器件的制作方法。制作方法包括以下步骤：S1外延生长：首先在N+衬底上通过外延生长技术依次生长N‑外延层和P+外延层、本征硅层；S2刻蚀：将N‑外延层、P+外延层和本征硅层刻蚀除去多余部分；S3热氧化：刻蚀的部分通过热氧化工艺，生长SiO2层；S4离子注入：在本征硅层上通过离子注入工艺进行N‑区的掺杂形成N‑源区，再对N‑源区进行N+区的掺杂，形成N+源区；S5再刻蚀：在Si02层的区域进行刻蚀，得到环形槽、矩形槽和圆柱形槽。S6淀积金属：在环形槽、矩形槽和圆柱形槽淀积金属。该方法能够增强器件的抗TID效应，同时可以根据实际的电路情况对源极和衬底施加不同的电位。
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公开(公告)号：CN115021425A
公开(公告)日：2022-09-06
申请号：CN202210623330.0
申请日：2022-06-02
Applicant: 电子科技大学长三角研究院(湖州)
Abstract: 本发明涉及电气工程领域技术领域，具体为一种具有频率跟踪和桥臂功率检测的无线电能传输系统，一种具有频率跟踪和桥臂功率检测的无线电能传输系统，包括采用磁耦合谐振方式进行无线电传输，利用锁相环控制系统实现频率跟踪和通过电阻采样系统对桥臂功率进行检测，所述锁相环控制系统包括锁相环模块、控制电路模块、高频逆变器和谐振网络，本发明通过闭环控制可实现频率跟踪，始终保持高效传输；通过对谐振网络的电流检测也可以获得电流峰值信息，以此调整高频逆变器的输出功率，防止开关管过热损坏；采用锁相环电路进行频率跟踪可以降低相位检测电路和控制电路的成本。
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公开(公告)号：CN115016581A
公开(公告)日：2022-09-06
申请号：CN202210610222.X
申请日：2022-05-31
Applicant: 电子科技大学长三角研究院(湖州)
IPC: G05F1/56
Abstract: 本发明提供一种自带启动电路的带隙基准电路结构，涉及电子电路技术领域，能够采用正常接法的NPN三极管设计带隙基准源，结构简洁且低成本；该电路第一、第二MOS管G极连接，S极接电源；第二MOS管G极和D极连接；第一MOS管D极与第二三极管集电极连接，第二MOS管D极与第一三极管集电极连接，第一三极管和第二三极管基极连接；两三极管发射极之间串接第一电阻，第二三极管发射极串接第二电阻后接地；第三MOS管S极与第一三极管的基极连接，D极与电源端连接，G极与第一MOS管D极连接；两三极管的两基极连接点作为基准电压输出；第一、第二MOS管为PMOS管，第三MOS管为NMOS管。
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Patent Agency Ranking
公开(公告)号：CN115800962A
公开(公告)日：2023-03-14
申请号：CN202210794891.7
申请日：2022-07-07
Applicant: 电子科技大学长三角研究院(湖州)
IPC: H03K3/356 , H03K3/3565
Abstract: 本发明提供了一种具有或非门逻辑的施密特触发器电路、方法及芯片，包括第一输入节点A、第一PMOS管和第一NMOS管、第二输入节点B、施密特触发器和输出节点Y，第一PMOS管和第一NMOS管一端均与第二输入节点B连接，所述第一PMOS管另一端通过施密特触发器连接输出节点Y，所述第一NMOS管另一端同时连接施密特触发器和输出节点Y，所述第一输入节点A通过施密特触发器连接输出节点Y，本发明作为两输入或非门电路来使用时，解决了传统CMOS两输入或非门电路的电平转换响应时间较长和存在竞争‑冒险现象的问题；作为施密特触发器电路来使用时，具有传统施密特触发器电路的所有功能的同时多了一个复位信号控制端。
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公开(公告)号：CN115206805A
公开(公告)日：2022-10-18
申请号：CN202210608161.3
申请日：2022-05-31
Applicant: 电子科技大学长三角研究院(湖州)
IPC: H01L21/336 , H01L29/423 , H01L29/10 , H01L23/552
Abstract: 本发明专利涉及集成电路技术领域，尤其指一种新型纳米墙NWaFET的制作及其验证方法。制作方法包括以下步骤：S1外延生长：首先在P型衬底上通过外延生长技术依次生长出具有一定厚度的外延层；S2刻蚀：将外延层多余的部分刻蚀除去；S3热氧化：通过热氧化工艺，生长SiO2；S4离子注入：在本征硅注入层上，通过离子注入工艺进行掺杂；S5再刻蚀：进一步刻蚀环形槽和矩形槽；S6淀积金属；验证方法包括以下步骤：S7版图设计与流片:设计相应宽长比的器件，并进行抽样测试；S8封装：对所设计的带有抗辐照结构器件的芯片进行PCB封装；S9辐照：将器件进行辐照测试。该方法可以有效抑制阈值电压Vth的漂移和关断电流Ioff的增加，提高抗TID效应能力。
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公开(公告)号：CN116318140A
公开(公告)日：2023-06-23
申请号：CN202211109685.4
申请日：2022-09-13
Applicant: 电子科技大学长三角研究院(湖州)
Abstract: 本发明提供了一种高精度延迟链信息校准电路、校准方法。通过生成随机信号，向抽头延迟链上不断地发送随机信号，获取译码器结果，并将译码器的码密度信息写入存储器ram模块；记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。相比于现有技术，采用抽头延迟链的方法执行统计计数，采用码密度查找表法，实现了高精度要求的延时时间的校准。
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公开(公告)号：CN116192150A
公开(公告)日：2023-05-30
申请号：CN202211424374.7
申请日：2022-11-15
Applicant: 电子科技大学长三角研究院(湖州)
IPC: H03M3/00
Abstract: 本发明提供了一种用于低频计量的斩波调制方法、斩波Sigma‑Delta调制器。通过获取低频信号并执行第一斩波调制，获取第一调制信号，并输入至放大器；放大器中的1/f噪声、失调电压叠加至第一调制信号，输出第一混合信号；对第一混合信号执行第二斩波调制，获取第二调制信号；第二调制信号包括低频部分以及高频部分，低频部分包括第一调制信号对应的低频信号，高频部分包括1/f噪声与失调电压经过第二斩波调制后的高频信号；对第二调制信号执行低通滤波，获取低频信号。相比于现有技术，一方面，通过两级斩波调制，消除调制器电路中的低频误差；另一方面，将Sigma‑Delta调制器共模抑制能力显著提高，从而提高调制器整体的转换精度。
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公开(公告)号：CN116073796A
公开(公告)日：2023-05-05
申请号：CN202210795848.2
申请日：2022-07-07
Applicant: 电子科技大学长三角研究院(湖州)
IPC: H03K3/356 , H03K3/3565
Abstract: 本发明提供了一种具与非门逻辑的施密特触发器电路、方法及芯片，所述施密特触发器电路包括：第一输入节点A、第一PMOS管和第一NMOS管、第二输入节点B、施密特触发器和输出节点Y，所述第一PMOS管和第一NMOS管一端均与第二输入节点B连接，所述第一PMOS管同时连接施密特触发器和输出节点Y，所述第一NMOS管通过施密特触发器连接输出节点Y，所述第一输入节点A通过施密特触发器连接输出节点Y，本发明作为两输入与非门电路来使用时，解决了传统CMOS两输入与非门电路的电平转换响应时间较长和存在竞争‑冒险现象的问题；作为施密特触发器电路来使用时，具有传统施密特触发器电路的所有功能的同时多了一个复位信号控制端。
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