一种双栅氧化层PES-LDMOS的制作方法

    公开(公告)号:CN115101414A

    公开(公告)日:2022-09-23

    申请号:CN202210610220.0

    申请日:2022-05-31

    Abstract: 本发明专利涉及集成电路技术领域,尤其指一种双栅氧化层PES‑LDMOS的制作方法,包括以下步骤:S1:在P型衬底上进行离子注入;S2:离子注入形成P+区、N+源区、N+漏区;S3:通过刻蚀工艺,将多余部分进行刻蚀;S4:进行SiO2生长;S5:在沟道区上方生长栅介质层;S6:在栅介质层的上方淀积金属形成栅电极。该方法减少了沟道上方栅介质层中的固定空穴电荷,减弱了其对电子的吸引能力,从而减小了阈值电压Vth偏移量;其次沟道的P+区域,也可以有效抑制STI中寄生沟道的形成,抑制了泄漏电流路径,减小了关断电流Ioff。

    一种自带启动电路的带隙基准电路结构

    公开(公告)号:CN115016581B

    公开(公告)日:2024-02-02

    申请号:CN202210610222.X

    申请日:2022-05-31

    Abstract: 本发明提供一种自带启动电路的带隙基准电路结构,涉及电子电路技术领域,能够采用正常接法的NPN三极管设计带隙基准源,结构简洁且低成本;该电路第一、第二MOS管G极连接,S极接电源;第二MOS管G极和D极连接;第一MOS管D极与第二三极管集电极连接,第二MOS管D极与第一三极管集电极连接,第一三极管和第二三极管基极连接;两三极管发射极之间串接第一电阻,第二三极管发射极串接第二电阻后接地;第三MOS管S极与第一三极管的基极连接,D极与电源端连接,G极与第一MOS管D极连接;两三极管的两基极连接点作为基准电压输出;第一、第二MOS管为PMOS管,第三MOS管为NMOS管。

    一种自带启动电路的带隙基准电路结构

    公开(公告)号:CN115016581A

    公开(公告)日:2022-09-06

    申请号:CN202210610222.X

    申请日:2022-05-31

    Abstract: 本发明提供一种自带启动电路的带隙基准电路结构,涉及电子电路技术领域,能够采用正常接法的NPN三极管设计带隙基准源,结构简洁且低成本;该电路第一、第二MOS管G极连接,S极接电源;第二MOS管G极和D极连接;第一MOS管D极与第二三极管集电极连接,第二MOS管D极与第一三极管集电极连接,第一三极管和第二三极管基极连接;两三极管发射极之间串接第一电阻,第二三极管发射极串接第二电阻后接地;第三MOS管S极与第一三极管的基极连接,D极与电源端连接,G极与第一MOS管D极连接;两三极管的两基极连接点作为基准电压输出;第一、第二MOS管为PMOS管,第三MOS管为NMOS管。

    一种新型纳米墙NWaFET的制作及其验证方法

    公开(公告)号:CN115206805A

    公开(公告)日:2022-10-18

    申请号:CN202210608161.3

    申请日:2022-05-31

    Abstract: 本发明专利涉及集成电路技术领域,尤其指一种新型纳米墙NWaFET的制作及其验证方法。制作方法包括以下步骤:S1外延生长:首先在P型衬底上通过外延生长技术依次生长出具有一定厚度的外延层;S2刻蚀:将外延层多余的部分刻蚀除去;S3热氧化:通过热氧化工艺,生长SiO2;S4离子注入:在本征硅注入层上,通过离子注入工艺进行掺杂;S5再刻蚀:进一步刻蚀环形槽和矩形槽;S6淀积金属;验证方法包括以下步骤:S7版图设计与流片:设计相应宽长比的器件,并进行抽样测试;S8封装:对所设计的带有抗辐照结构器件的芯片进行PCB封装;S9辐照:将器件进行辐照测试。该方法可以有效抑制阈值电压Vth的漂移和关断电流Ioff的增加,提高抗TID效应能力。

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