公开(公告)号：CN116318140A

公开(公告)日：2023-06-23

申请号：CN202211109685.4

申请日：2022-09-13

Applicant: 电子科技大学长三角研究院(湖州)

Inventor： 廖永波 ,  林嘉诚 ,  陈亦可 ,  魏超 ,  徐丰和 ,  袁丕根 ,  彭鹏 ,  黄乐天

IPC: H03M1/10 ,  G11C8/10 ,  G11C7/22

Abstract: 本发明提供了一种高精度延迟链信息校准电路、校准方法。通过生成随机信号，向抽头延迟链上不断地发送随机信号，获取译码器结果，并将译码器的码密度信息写入存储器ram模块；记录所述随机信号到达抽头的最远位置，并且统计每个信号到达每个抽头的次数；根据所有抽头上总的统计次数、时钟周期以及每个抽头被统计次数，确定每个抽头的延迟时间，生成延迟链校准电路的延迟信息；实际校准时，根据待测信号及延迟链的抽头信息生成的信号对应的译码器的译码结果作为地址信息，从存储器ram模块中查阅延时长度，并根据所述延时长度以执行校准。相比于现有技术，采用抽头延迟链的方法执行统计计数，采用码密度查找表法，实现了高精度要求的延时时间的校准。

公开(公告)号：CN115565882A

公开(公告)日：2023-01-03

申请号：CN202211054589.4

申请日：2022-08-31

Applicant: 电子科技大学长三角研究院(湖州)

Inventor： 廖永波 ,  魏超 ,  徐丰和 ,  袁丕根 ,  林嘉诚 ,  彭鹏 ,  黄乐天

IPC: H01L21/336 ,  H01L29/10 ,  H01L29/423

Abstract: 本发明专利涉及集成电路技术技术领域，尤其指一种具有四个端口的全包栅器件的制作方法。制作方法包括以下步骤：S1外延生长：首先在N+衬底上通过外延生长技术依次生长N‑外延层和P+外延层、本征硅层；S2刻蚀：将N‑外延层、P+外延层和本征硅层刻蚀除去多余部分；S3热氧化：刻蚀的部分通过热氧化工艺，生长SiO2层；S4离子注入：在本征硅层上通过离子注入工艺进行N‑区的掺杂形成N‑源区，再对N‑源区进行N+区的掺杂，形成N+源区；S5再刻蚀：在Si02层的区域进行刻蚀，得到环形槽、矩形槽和圆柱形槽。S6淀积金属：在环形槽、矩形槽和圆柱形槽淀积金属。该方法能够增强器件的抗TID效应，同时可以根据实际的电路情况对源极和衬底施加不同的电位。

公开(公告)号：CN115831749A

公开(公告)日：2023-03-21

申请号：CN202211293764.5

申请日：2022-10-21

Applicant: 电子科技大学长三角研究院(湖州)

Inventor： 廖永波 ,  魏超 ,  彭鹏 ,  林嘉诚 ,  徐丰和 ,  袁丕根 ,  徐璐 ,  黄乐天

IPC: H01L21/336 ,  H01L21/306

Abstract: 本发明专利涉及集成电路技术领域，尤其指一种高可靠性全包围栅MOSFET的制作方法。包括以下步骤，S1外延生长：在P+衬底上生长一层本征硅层；S2离子注入：在本征硅层的表面进行离子注入；S3退火；S4刻蚀：在P+衬底上的离子注入部分进行刻蚀；S5薄膜生长：在被刻蚀掉的部分进行薄膜生长SiO2层；S6淀积金属：在薄的SiO2层上，淀积金属，形成沟道。该结构能够直接通过改变刻蚀深度来控制器件的沟道长度，该制作方法工艺步骤更为简洁，提升了器件的可靠性。