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公开(公告)号：CN117856986A
公开(公告)日：2024-04-09
申请号：CN202410067461.4
申请日：2024-01-16
Applicant: 电子科技大学
IPC: H04L1/20 , H04L43/0823
Abstract: 本发明提供一种消除误码率测试时，测试系统自身对误码率影响的FPGA电路系统设计。其中，方法包括：消除测试系统发送端引入的误码率和消除测试系统接收端引入的误码率。测试系统包括PRBS模块、O SerDes输出模块、参考数据处理模块、RX数据处理模块、数据比较模块、计数器模块、显示模块和FIFO模块。PRBS模块生成原始数据；O SerDes输出模块作为发送端发送PRBS数据给DUT，并由参考数据处理模块接收作为参考数据；RX数据处理模块数据获取DUT环回数据，并消除RX端造成的误码率；FIFO分别接收两个数据处理端的数据；数据比较模块对FIFO中的数据进行比较，将结果交给计数器模块计数，最后把结果显示在显示模块中。
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公开(公告)号：CN111294041B
公开(公告)日：2023-01-31
申请号：CN202010098593.5
申请日：2020-02-18
Applicant: 电子科技大学
IPC: H03K19/003
Abstract: 一种抗辐照加固的编解码器，包括编码模块和解码模块，其中构成编码模块和解码模块的基础单元门中部分使用抗辐照加固结构的基础单元门，包括但不限于抗辐照加固结构的反相器和抗辐照加固结构的二输入与非门，在实现抗辐照加固的同时保持较快的速度；另外编码模块和解码模块中的寄存单元使用双向互锁存储单元的寄存器，在两级锁存结构中引入反相器以增大前级对后级锁存的驱动能力，提高触发器的速度，使得本发明既具有良好的抗辐照性能，又能达到电路的速度要求。
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公开(公告)号：CN114327524A
公开(公告)日：2022-04-12
申请号：CN202210001182.9
申请日：2022-01-04
Applicant: 电子科技大学
Abstract: 本发明提出了一种针对MTM反熔丝FPGA芯片的编程方法，包括输入特定位流定位选定编程的反熔丝单元；编程前先对反熔丝单元进行预充电避免误编程其他反熔丝单元；编程完成后测量反熔丝单元的电阻值，判断是否形成导电通道；特定的阻值阶梯判断机制判定编程成功与否。本发明能够解决MTM反熔丝FPGA芯片编程速度较慢的问题，提升对于MTM反熔丝FPGA芯片的编程效率，并且避免了误编程，能够提高编程后反熔丝FPGA电路的可靠性。
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公开(公告)号：CN108594695A
公开(公告)日：2018-09-28
申请号：CN201810179058.5
申请日：2018-03-05
Applicant: 电子科技大学
IPC: G05B19/042
Abstract: 本发明提出一种分模化管理的FPGA低功耗架构，因现有的FPGA架构在通电的情况下，即使在未进行配置的情况下也会产生较大的静态功耗，所以本发明引入一种分模块化管理的FPGA低功耗架构。FPGA低功耗架构由逻辑资源块与电源管理网络组成。本发明通过将FPGA的资源分为多个逻辑资源块，并通过电源管理网络对每个资源块进行电源的关断或开启，降低了未使用模块的静态功耗和动态功耗，使分模块化管理的FPGA在相同的应用场景中达到了更低的功耗。
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公开(公告)号：CN107506206A
公开(公告)日：2017-12-22
申请号：CN201710540979.5
申请日：2017-07-05
Applicant: 电子科技大学
CPC classification number: G06F9/44573 , G11C17/16 , G11C17/18
Abstract: 本发明公开了一种抗辐照反熔丝PROM对SRAM型FPGA的加载电路，因现有配置芯片工作环境具有一定的局限性，引入一种抗辐照反熔丝PROM作为配置芯片结合存储器读数据的时序，分析了FPGA上电时的配置步骤和工作时序以及配置过程中各个关键信号的状态，论证了在比较恶劣的环境下，PROM可以稳定可靠地保存配置数据，并能正确实现对SRAM型FPGA的配置过程。
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Patent Agency Ranking
公开(公告)号：CN101686052A
公开(公告)日：2010-03-31
申请号：CN200910058329.2
申请日：2009-02-13
Applicant: 电子科技大学 , 成都华微电子系统有限公司
IPC: H03K19/177
Abstract: FPGA转成结构化ASIC的方法，涉及集成电路技术。本发明将SRAM型FPGA中的IO单元去除配置SRAM，作为结构化ASIC的IO单元；将SRAM型FPGA中的CLB去除配置SRAM，作为结构化ASIC的逻辑单元；逻辑单元之间，以及逻辑单元与IO单元之间的互联线为定制的金属连线；通过前述步骤形成结构化ASIC。本发明的有益效果是，能够在FPGA的开发平台上完成结构化ASIC的开发工作，从而大大的提高了开发效率，降低了结构化ASIC的开发成本。
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公开(公告)号：CN101179270A
公开(公告)日：2008-05-14
申请号：CN200710050664.9
申请日：2007-11-30
Applicant: 电子科技大学
IPC: H03K19/173
Abstract: 可配置逻辑模块结构，涉及集成电路设计技术领域。本发明具有D触发器功能模块，所述D触发器功能模块由LUT构成。本发明的有益效果是，更高效的利用了资源，用LUT组合实现D触发器的功能，采用本发明的FPGA可以不必专设D触发器，可以在所有的可利用面积中都设置为LUT，提高了FPGA中CLB基本元件的面积利用率，实现了整个系统的小型化和实用化，提高了CLB的速度，密度和编程灵活性，降低了生产成本降低，并与现有的生产线兼容。
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公开(公告)号：CN115877190A
公开(公告)日：2023-03-31
申请号：CN202211484107.9
申请日：2022-11-24
Applicant: 电子科技大学
IPC: G01R31/3185 , G01R1/02
Abstract: 本发明旨在为PROM的循环读写测试提供一种快速可靠的测试系统测试方案，具体涉及一种基于FPGA实现的PROM可靠性测试系统。本发明改变了传统测试系统的上位机下位机分工，具体来说，循环读写测试中多次测试产生的结果的统计处理比如计算单Bit错误在全部错误中的占比，这些工作全部在下位机完成，最终FPGA只向上位机发送最后的测试结果，通过这种方案大幅减少上位机下位机间的通信数据量，提高了整个测试系统的运行速度；并且在测试板PCB设计方面，提出将PROM插座和测试板底座分离连接，以提高该测试系统对不同测试项目的适应能力。
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公开(公告)号：CN115798566A
公开(公告)日：2023-03-14
申请号：CN202211523427.0
申请日：2022-11-30
Applicant: 电子科技大学
IPC: G11C29/56
Abstract: 一种基于FPGA实现的磁存储器测试系统。本发明提出一种基于FPGA实现的磁存储器测试系统，该测试系统包括上位机和FPGA硬件控制板，所述上位机和所述FPGA硬件控制板通过相同的通信协议连接，所述FPGA硬件控制板上设置有芯片转接板连接待测磁存储器芯片，通过所述FPGA硬件控制板对待测磁存储芯片进行控制，所述FPGA硬件控制板上还有波形采样电路，在测试过程中能够自动收集待测磁存储器芯片的反馈数据，并发送到上位机显示待测芯片运行波形，以便分析，测试系统的搭建简单易行，解决了专业测试设备价格过高的问题。
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