公开(公告)号：CN101179270A

公开(公告)日：2008-05-14

申请号：CN200710050664.9

申请日：2007-11-30

Applicant: 电子科技大学

Inventor： 李平 ,  阮爱武 ,  谢小东 ,  李威 ,  王强 ,  宋江明

IPC: H03K19/173

Abstract: 可配置逻辑模块结构，涉及集成电路设计技术领域。本发明具有D触发器功能模块，所述D触发器功能模块由LUT构成。本发明的有益效果是，更高效的利用了资源，用LUT组合实现D触发器的功能，采用本发明的FPGA可以不必专设D触发器，可以在所有的可利用面积中都设置为LUT，提高了FPGA中CLB基本元件的面积利用率，实现了整个系统的小型化和实用化，提高了CLB的速度，密度和编程灵活性，降低了生产成本降低，并与现有的生产线兼容。

公开(公告)号：CN100590976C

公开(公告)日：2010-02-17

申请号：CN200710050664.9

申请日：2007-11-30

Applicant: 电子科技大学

Inventor： 谢小东 ,  李平 ,  阮爱武 ,  李威 ,  宋江明 ,  王强

IPC: H03K19/173

Abstract: 可配置逻辑模块结构，涉及集成电路设计技术领域。本发明具有D触发器功能模块，所述D触发器功能模块由LUT构成。本发明的有益效果是，更高效的利用了资源，用LUT组合实现D触发器的功能，采用本发明的FPGA可以不必专设D触发器，可以在所有的可利用面积中都设置为LUT，提高了FPGA中CLB基本元件的面积利用率，实现了整个系统的小型化和实用化，提高了CLB的速度，密度和编程灵活性，降低了生产成本，并与现有的生产线兼容。

公开(公告)号：CN101179271A

公开(公告)日：2008-05-14

申请号：CN200710050663.4

申请日：2007-11-30

Applicant: 电子科技大学

Inventor： 李平 ,  阮爱武 ,  谢小东 ,  李威 ,  王贻源 ,  宋江明

IPC: H03K19/177

Abstract: 一种FPGA结构，涉及集成电路设计技术。本发明由多个节点排列为同心环，各节点连接有CLB单元，各层环通过环上的SB对应连接。本发明的有益效果是，在信号减小延迟方面有很大的改进。功能逻辑模块间的快速通道分散了集中在FPGA中心的延迟，避免了局部延迟过长现象，同时解决了进入深亚微米之后，对称阵列结构在解决布线延迟方面所遇到的困难。

公开(公告)号：CN100590977C

公开(公告)日：2010-02-17

申请号：CN200710050663.4

申请日：2007-11-30

Applicant: 电子科技大学

Inventor： 李平 ,  阮爱武 ,  谢小东 ,  李威 ,  王贻源 ,  宋江明

IPC: H03K19/177

Abstract: 一种FPGA结构，涉及集成电路设计技术。本发明由多个节点排列为同心环，各节点连接有CLB单元，各层环通过环上的SB对应连接。本发明的有益效果是，在信号减小延迟方面有很大的改进。功能逻辑模块间的快速通道分散了集中在FPGA中心的延迟，避免了局部延迟过长现象，同时解决了进入深亚微米之后，对称阵列结构在解决布线延迟方面所遇到的困难。