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公开(公告)号：CN111063685B
公开(公告)日：2023-04-14
申请号：CN201911306288.4
申请日：2019-12-18
Applicant: 电子科技大学
IPC: H01L27/092 , H01L29/06
Abstract: 一种新型互补MOS集成电路基本单元，涉及微电子技术和半导体技术。本发明的新型互补MOS集成电路基本单元采用一种新型的TMOS结构，该结构为纵向结构，在纵向上分别设置有源极半导体区域、沟道半导体区域以及漏极半导体区域；在水平方向上四周环绕着栅极区域，栅极与沟道半导体区之间设置有栅介质层，底部漏极可通过刻槽的方式从外侧引出。本发明所要解决的关键技术问题是：提供一种新型CMOS基本单元，实现大规模集成电路集成度的显著提高；以及由于加入了轻掺杂漂移区，能够有效提升器件的耐压，降低沟道长度减小对器件和电路耐压的影响。
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公开(公告)号：CN110828459B
公开(公告)日：2022-12-06
申请号：CN201911306287.X
申请日：2019-12-18
Applicant: 电子科技大学
IPC: H01L27/108
Abstract: 一种新型DRAM集成电路的结构，涉及集成电路技术和半导体技术。本发明是基于一种新型的纵向柱状TMOS器件结构,最下层为N+掺杂衬底和N‑外延层作为漏极，中间是P外延层作为栅极沟道，最上方是N+锗硅外延层作为源极。柱状结构的外圈被氧化层包围，其中三面覆盖多晶硅层作为栅极，剩下一面覆盖金属层与MOS管的漏极形成电容。多晶硅上有一个引线孔，接字线。锗硅层上是另一个引线孔，接位线。本发明所要解决的关键技术问题是：提供一种DRAM结构，提供一种新型DRAM集成电路的结构，实现器件的小面积、高电流密度、低导通电阻，从而提高集成电路的集成度、存取速度，以及实现器件和集成电路安全工作电压的提高，而器件和集成电路的功耗仍比传统的器件和集成电路的功耗低。
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公开(公告)号：CN110828459A
公开(公告)日：2020-02-21
申请号：CN201911306287.X
申请日：2019-12-18
Applicant: 电子科技大学
IPC: H01L27/108
Abstract: 一种新型DRAM集成电路的结构，涉及集成电路技术和半导体技术。本发明是基于一种新型的纵向柱状TMOS器件结构,最下层为N+掺杂衬底和N-外延层作为漏极，中间是P外延层作为栅极沟道，最上方是N+锗硅外延层作为源极。柱状结构的外圈被氧化层包围，其中三面覆盖多晶硅层作为栅极，剩下一面覆盖金属层与MOS管的漏极形成电容。多晶硅上有一个引线孔，接字线。锗硅层上是另一个引线孔，接位线。本发明所要解决的关键技术问题是：提供一种DRAM结构，提供一种新型DRAM集成电路的结构，实现器件的小面积、高电流密度、低导通电阻，从而提高集成电路的集成度、存取速度，以及实现器件和集成电路安全工作电压的提高，而器件和集成电路的功耗仍比传统的器件和集成电路的功耗低。
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公开(公告)号：CN112366245A
公开(公告)日：2021-02-12
申请号：CN202011236857.5
申请日：2020-11-09
Applicant: 电子科技大学
IPC: H01L31/115 , H01L31/113 , H01L29/78 , H01L29/10 , H01L23/544
Abstract: 一种新型的辐照离子探测器器件结构，涉及微电子技术和半导体技术。本发明是一种基于体硅增强型NMOS，并通过STI浅槽隔离在P衬底的有源区沟道之间增加一个辐照敏感区，该区域主要是由SiO2组成，当MOS位于工作状态且辐照总剂量较大时，在SiO2辐照敏感区感生出电子，从而形成漏源之间的漏电通道，以此来实现检测辐照的目的。本发明所要解决的关键技术问题是：提供一种带MOS开关的辐射离子探测器器件结构，通过计算器件的漏极电流Id，从而测量外界辐照总剂量的大小及外界的辐照影响。
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公开(公告)号：CN111934670A
公开(公告)日：2020-11-13
申请号：CN202010826022.9
申请日：2020-08-17
Applicant: 电子科技大学
IPC: H03K19/17728
Abstract: 一种准N查找表的FPGA架构，涉及集成电路技术。本发明是基于一种准N查找表的FPGA架构的设计，以常用的四查找表FPGA为例，本发明使用的准五查找表，具有五个输入信号及17种输出状态包括16种可编程状态以及1种关断状态。其中五个输入信号包括四个常规输入信号和一个控制输入信号，只有控制信号为低时与四个常规输入信号组成16种可编程输出状态；当控制信号为高时查找表都被关闭，这意味着查找表不存在漏电流。本发明的有益效果是：通过关断待机的查找表，可以显著降低FPGA的静态功耗，解决现在静态功耗过大的问题；可以解决由于FPGA晶体管密度较大带来的成品率较低的问题，当出厂检测FPGA中有小部分查找表功能异常时，可通过软件编程的方式将该损坏部分查找表的控制输入信号长置为0，使损坏的查找表部分保持关闭被禁用，进而防止其影响整个电路的良性。
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Patent Agency Ranking
公开(公告)号：CN111668220A
公开(公告)日：2020-09-15
申请号：CN202010580478.1
申请日：2020-06-23
Applicant: 电子科技大学
Abstract: 一种垂直沟道SRAM集成电路结构，涉及微电子技术和半导体技术。本发明的SRAM由6个新型MOS管构成，每个MOS管是纵向结构，设置有锗硅材料源极、沟道、轻掺杂漏极以及环形栅。本发明所要解决的关键技术问题是：利用一种新型MOS管设计SRAM基本单元。新型MOS管共栅极，用锗硅做源极，可以省去金属通孔和互联线的面积。轻掺杂漏极可以提高耐压，不再依赖特征尺寸。四面环形栅极增大对沟道的控制能力，减小阻抗。纵向结构通过外延生长，避免了多次光刻，节省了工艺流程和成本。
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公开(公告)号：CN112366204B
公开(公告)日：2023-08-11
申请号：CN202011246004.X
申请日：2020-11-10
Applicant: 电子科技大学
IPC: H10B10/00 , H01L27/092 , H01L21/8238
Abstract: 本专利提出一种高集成度纳米墙结构SRAM及实现方法，相比传统在FINFET和GAA中的MOSFET而言，本专利中的MOSFET的栅极不必全包围沟道区，因此，集成密度大大提高；通过NMOS管占用1面侧墙，PMOS管占用3面侧墙来实现P管的宽长比为N管的宽长比的3倍，极大的减小了芯片面积；在同一面纳米墙上可以制做大量MOSFET，MOSFET间由绝缘体隔离，形成类似门海结构；由上述MOSFET构成六管单元SRAM，可大大提高集成度。
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公开(公告)号：CN112366246A
公开(公告)日：2021-02-12
申请号：CN202011242677.8
申请日：2020-11-09
Applicant: 电子科技大学
IPC: H01L31/115 , H01L31/103 , H01L31/0352 , H01L27/144
Abstract: 一种辐射粒子探测器器件结构，涉及微电子技术和半导体技术。本发明的辐射粒子探测器器件结构在p型硅衬底表面设置有掺杂区，导电沟道和STI区，其中绝缘的STI区将导电沟道隔离开。本发明解决的技术问题是：提供一种辐射粒子探测器器件结构，在未受到辐照时，器件不导通，没有电流流过。在受到一定剂量的辐照后，STI区内产生大量正电荷，在STI与硅衬底交界面附近感应出一圈反型层，作为导电沟道，器件导通。本发明中的器件工作在p阱中，与其他器件隔离，且兼容CMOS工艺，可集成度高，可用于在太空空间中探测辐照。
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公开(公告)号：CN112366204A
公开(公告)日：2021-02-12
申请号：CN202011246004.X
申请日：2020-11-10
Applicant: 电子科技大学
IPC: H01L27/11 , H01L27/092 , H01L21/8238 , H01L21/8244
Abstract: 本专利提出一种高集成度纳米墙结构SRAM及实现方法，相比传统在FINFET和GAA中的MOSFET而言，本专利中的MOSFET的栅极不必全包围沟道区，因此，集成密度大大提高；通过NMOS管占用1面侧墙，PMOS管占用3面侧墙来实现P管的宽长比为N管的宽长比的3倍，极大的减小了芯片面积；在同一面纳米墙上可以制做大量MOSFET，MOSFET间由绝缘体隔离，形成类似门海结构；由上述MOSFET构成六管单元SRAM，可大大提高集成度。
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公开(公告)号：CN113838911A
公开(公告)日：2021-12-24
申请号：CN202111015860.9
申请日：2021-08-31
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/08 , H01L29/10 , H01L29/423 , H01L29/78
Abstract: 本发明公开了一种FinFET集成电路基本单元，涉及微电子技术和集成电路领域。该基本单元为多层结构，最下层为低掺杂阱区，该低掺杂阱区包括底层和在底层上脊状凸起；该脊状凸起两侧设置有隔离层，该隔离层上表面与低掺杂阱区脊状凸起的上表面齐平；顺着低掺杂阱区脊状凸起的上表面依次设置两侧面和上表面都齐平的：漏极半导体区、轻掺杂漏区、沟道半导体区、轻掺杂源区、源极半导体区；所述沟道半导体区的两侧面和上表面上设置有栅电极，并且该栅电极与沟道半导体区之间设置有一层栅介质层作为隔离。本发明包裹沟道区和N‑掺杂区的栅氧化层的介电常数不相同，在N‑区中可采用相对介电常数较大的材料，这样可以提升多子在N‑区表面的积累效应，减小其导通电阻，增大导通电流。
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