公开(公告)号：CN105140275A

公开(公告)日：2015-12-09

申请号：CN201510290946.0

申请日：2015-05-29

Applicant: 瑞萨电子株式会社

Inventor： 井上真雄 ,  丸山祥辉 ,  齐藤朋也 ,  吉富敦司

IPC: H01L29/51 ,  H01L27/115 ,  H01L21/8247 ,  H01L21/28

CPC classification number: H01L21/28282 ,  H01L21/0214 ,  H01L21/02164 ,  H01L21/0217 ,  H01L29/4234 ,  H01L29/42364 ,  H01L29/513 ,  H01L29/518 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/511 ,  H01L21/28 ,  H01L21/823462 ,  H01L27/115

Abstract: 本公开涉及半导体器件及其制造方法。实现包括存储器元件的半导体器件的性能的改善。在半导体衬底之上，经由作为用于存储器元件的栅极绝缘膜的绝缘膜，形成用于存储器元件的栅极电极。绝缘膜包括依次远离衬底的第一绝缘膜、第二绝缘膜、第三绝缘膜、第四绝缘膜和第五绝缘膜。第二绝缘膜具有电荷存储功能。第一绝缘膜和第三绝缘膜中的每一个绝缘膜的带隙大于第二绝缘膜的带隙。第四绝缘膜的带隙小于第三绝缘膜的带隙。第五绝缘膜的带隙小于第四绝缘膜的带隙。

公开(公告)号：CN109119423A

公开(公告)日：2019-01-01

申请号：CN201810658951.6

申请日：2018-06-20

Applicant: 瑞萨电子株式会社

Inventor： 吉富敦司 ,  川岛祥之

IPC: H01L27/11563 ,  H01L27/11568

Abstract: 本公开涉及半导体装置及其制造方法。本发明的目的之一在于提供一种半导体装置，该半导体装置通过将包括鳍式晶体管的MONOS存储器的鳍的形状导致的电子和空穴到电荷累积膜中的注入分布的不均匀性缓和来具有改善的可靠性。在形成在鳍之上的构造存储器单元的存储器栅极电极中，与ONO膜邻接的覆盖鳍的上表面的部分和与ONO膜邻接的覆盖鳍的侧表面的部分分别由功函数不同的电极材料制成，它们之间的边界表面位于鳍的上表面下方。

公开(公告)号：CN107819040A

公开(公告)日：2018-03-20

申请号：CN201710811212.1

申请日：2017-09-11

Applicant: 瑞萨电子株式会社

Inventor： 吉富敦司 ,  川岛祥之

IPC: H01L29/792 ,  H01L27/11568 ,  H01L27/1157 ,  H01L21/336

CPC classification number: H01L27/1157 ,  H01L29/40117 ,  H01L29/408 ,  H01L29/42344 ,  H01L29/4983 ,  H01L29/66833 ,  H01L29/78 ,  H01L29/792 ,  H01L27/11568

Abstract: 本发明涉及一种半导体器件及其制造方法。提高具有非易失性存储器的半导体器件的可靠性和性能。控制栅电极经由第一绝缘膜形成在半导体衬底上。存储器栅电极经由具有电荷积累部的第二绝缘膜形成在半导体衬底上。第二绝缘膜横跨半导体衬底和存储器栅电极之间以及控制栅电极和存储器栅电极之间地形成。在控制栅电极和存储器栅电极之间，第三绝缘膜形成在第二绝缘膜和存储器栅电极之间。第三绝缘膜未形成在存储器栅电极之下。存储器栅电极的一部分存在于第三绝缘膜的下端面之下。

公开(公告)号：CN107799609A

公开(公告)日：2018-03-13

申请号：CN201710679467.7

申请日：2017-08-10

Applicant: 瑞萨电子株式会社

Inventor： 川岛祥之 ,  井上真雄 ,  吉富敦司

IPC: H01L29/792 ,  H01L27/11568 ,  H01L21/28

CPC classification number: H01L29/792 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/40117 ,  H01L29/42344 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/66545 ,  H01L29/66833 ,  H01L29/785 ,  H01L29/7856 ,  H01L27/11568

Abstract: 本发明涉及半导体器件及其制造方法。一种存储单元，其包括控制栅电极和存储栅电极。控制栅电极被形成在包括半导体衬底一部分的鳍FA的上表面和侧壁上方。存储栅电极在相邻于控制栅电极的一个侧表面的位置中通过ONO膜被形成在控制栅电极的一个侧表面以及鳍的上表面和侧壁上方。而且，控制栅电极和存储栅电极由n型多晶硅形成。第一金属膜被设置在栅电极和控制栅电极之间。第二金属膜被设置在ONO膜和存储栅电极之间。第一金属膜的功函数大于第二金属膜的功函数。

公开(公告)号：CN109119423B

公开(公告)日：2023-08-22

申请号：CN201810658951.6

申请日：2018-06-20

Applicant: 瑞萨电子株式会社

Inventor： 吉富敦司 ,  川岛祥之

IPC: H10B43/00 ,  H10B43/30

Abstract: 本公开涉及半导体装置及其制造方法。本发明的目的之一在于提供一种半导体装置，该半导体装置通过将包括鳍式晶体管的MONOS存储器的鳍的形状导致的电子和空穴到电荷累积膜中的注入分布的不均匀性缓和来具有改善的可靠性。在形成在鳍之上的构造存储器单元的存储器栅极电极中，与ONO膜邻接的覆盖鳍的上表面的部分和与ONO膜邻接的覆盖鳍的侧表面的部分分别由功函数不同的电极材料制成，它们之间的边界表面位于鳍的上表面下方。

公开(公告)号：CN107799609B

公开(公告)日：2022-08-12

申请号：CN201710679467.7

申请日：2017-08-10

Applicant: 瑞萨电子株式会社

Inventor： 川岛祥之 ,  井上真雄 ,  吉富敦司

IPC: H01L29/792 ,  H01L27/11568 ,  H01L21/28

Abstract: 本发明涉及半导体器件及其制造方法。一种存储单元，其包括控制栅电极和存储栅电极。控制栅电极被形成在包括半导体衬底一部分的鳍FA的上表面和侧壁上方。存储栅电极在相邻于控制栅电极的一个侧表面的位置中通过ONO膜被形成在控制栅电极的一个侧表面以及鳍的上表面和侧壁上方。而且，控制栅电极和存储栅电极由n型多晶硅形成。第一金属膜被设置在栅电极和控制栅电极之间。第二金属膜被设置在ONO膜和存储栅电极之间。第一金属膜的功函数大于第二金属膜的功函数。

公开(公告)号：CN113571470A

公开(公告)日：2021-10-29

申请号：CN202110399714.4

申请日：2021-04-14

Applicant: 瑞萨电子株式会社

Inventor： 吉富敦司

IPC: H01L21/8234

Abstract: 本公开涉及一种制造半导体器件的方法。半导体器件的可靠性和性能被改进。首先，第一掩模图案被形成在第一区域至第三区域中的每个区域中的半导体衬底上。接下来，第二掩模图案被形成在第一掩模图案的侧表面以及在第一区域至第三区域中的每个区域中的半导体衬底上，第二掩模图案由与构成第一掩模图案的材料不同的材料制成。接下来，通过对半导体衬底执行各向异性刻蚀工艺，形成从半导体衬底的凹陷上表面突出的多个鳍。以这种方式，可以在第二区域和第三区域中形成各自具有与第一区域中的鳍结构不同结构的鳍。