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公开(公告)号：CN113709066B
公开(公告)日：2023-04-07
申请号：CN202110876884.7
申请日：2021-07-31
Applicant: 浪潮电子信息产业股份有限公司
IPC: H04L49/10
Abstract: 本发明公开了一种PCIe通信装置及BMC，该PCIe通信装置包括：一级上游接口单元，用于与本地主机连接；二级上游接口单元，用于与远程主机连接；下游接口单元，用于通过通信接口与PCIe设备连接；交换矩阵单元，用于转发一级上游接口单元与对应的下游接口单元之间的PCIe通信报文和/或二级上游接口单元与对应的下游接口单元之间的PCIe通信报文；本发明利用二级上游接口单元与远程主机连接，实现远程跨节点的PCIe互联扩展；通过交换矩阵单元转发一级上游接口单元和/或二级上游接口单元与各自对应的下游接口单元之间的PCIe通信报文，能够实现PCIe设备的动态切换，节省了运维成本，提升了PCIe设备的利用率。
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公开(公告)号：CN103970634B
公开(公告)日：2017-06-09
申请号：CN201410168555.7
申请日：2014-04-24
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F11/25 , G01R31/28 , G01R31/3177
Abstract: 本发明提出了一种基于加检测逻辑的背靠背环回验证方式来仿真验证和FPGA原型验证NC互连逻辑的验证。发明针对NC报文可以分类型和通道传递的特点，提出了可以采用分模块背靠背环回验证和加检测逻辑验证的方式，解决了大规模互连逻辑的仿真验证和FPGA原型的中数据量大，人工验证成效率低和问题难以定位的问题，保证了验证结果和效率。
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公开(公告)号：CN103530446A
公开(公告)日：2014-01-22
申请号：CN201310440282.2
申请日：2013-09-25
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F17/50
Abstract: 本发明提供了一种通信协议的报文路径信息在混合语言验证系统中的提取方法，该发明将报文路径信息在单独C++（SystemC）或是Verilog语言验证系统中提取，扩展到在C++（SystemC）和Verilog两种混合语言验证系统中提取并其输出在同一模块中，同时将带时序的Verilog语言验证环境中RTL（RegisterTransferLevel，寄存器传输级)仿真时间和不带时序的C++（SystemC）语言验证环境仿真时间进行相应调整，从而减少报文路径在图形显示时带来的混合语言验证系统中时间间隔过大的问题，保证了报文路径可视化的连续性，为通信协议在C++（SystemC）和Verilog两种混合语言验证环境间的仿真提供了重要的验证、测试辅助手段。
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公开(公告)号：CN105511883A
公开(公告)日：2016-04-20
申请号：CN201510921741.8
申请日：2015-12-14
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F9/44
CPC classification number: G06F9/442
Abstract: 本发明提供一种关闭计算机的方法，将关机快捷方式放到桌面，通过点击关机快捷方式文件进行关机的方法，包括将关机执行文件直接放到桌面；一组关机文件，包括立即关机，也包括延迟一段时间后对计算机关机。本发明通过点击关机快捷方式文件进行关机的方法，只需要一次点击鼠标，可以快速关机，避免了因为计算机死机或反应速度慢的问题，不得不等待计算机恢复响应后才能进行下一次鼠标点击，节省时间。
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公开(公告)号：CN104778025B
公开(公告)日：2017-12-01
申请号：CN201510179787.7
申请日：2015-04-16
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F5/06
Abstract: 本发明提供一种基于随机访问存储器的先入先出存储器的电路结构，涉及芯片设计领域，构建一个多输入单输出的FIFO结构体，采用至少3个普通单一访问接口RAM存储体构建一个多访问接口RAM存储体，设定可配置的排序模式，设定独立的读写FIFO指针，根据写入时对应地址的向量标记位已经有标记实现FIFO上溢出错误标记，根据读出时对应地址的向量标记位没有标记实现输出FIFO下溢出错误标记。采用新型的FIFO结构，可以直接实现多路报文并行写入FIFO，然后根据设定的模式自动排序，串行从FIFO输出，自动实现完成并行存储与串行调度两种功能。
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Patent Agency Ranking
公开(公告)号：CN104778025A
公开(公告)日：2015-07-15
申请号：CN201510179787.7
申请日：2015-04-16
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F5/06
Abstract: 本发明提供一种基于随机访问存储器的先入先出存储器的电路结构，涉及芯片设计领域，构建一个多输入单输出的FIFO结构体，采用至少3个普通单一访问接口RAM存储体构建一个多访问接口RAM存储体，设定可配置的排序模式，设定独立的读写FIFO指针，根据写入时对应地址的向量标记位已经有标记实现FIFO上溢出错误标记，根据读出时对应地址的向量标记位没有标记实现输出FIFO下溢出错误标记。采用新型的FIFO结构，可以直接实现多路报文并行写入FIFO，然后根据设定的模式自动排序，串行从FIFO输出，自动实现完成并行存储与串行调度两种功能。
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公开(公告)号：CN103970634A
公开(公告)日：2014-08-06
申请号：CN201410168555.7
申请日：2014-04-24
Applicant: 浪潮电子信息产业股份有限公司
IPC: G06F11/25 , G01R31/28 , G01R31/3177
Abstract: 本发明提出了一种基于加检测逻辑的背靠背环回验证方式来仿真验证和FPGA原型验证NC互连逻辑的验证。本发明针对NC报文可以分类型和通道传递的特点，提出了可以采用分模块背靠背环回验证和加检测逻辑验证的方式，解决了大规模互连逻辑的仿真验证和FPGA原型的中数据量大，人工验证成效率低和问题难以定位的问题，保证了验证结果和效率。
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公开(公告)号：CN102938651A
公开(公告)日：2013-02-20
申请号：CN201210385546.4
申请日：2012-10-12
Applicant: 浪潮电子信息产业股份有限公司
IPC: H03M13/00
Abstract: 本发明提供一种互补码键控解码的电路择优方法，互补码键控的译码电路设计的规模和速度的优化通过编码规律简化为基本的乘加逻辑运算单元实现，对基本乘加逻辑运算单元进行组合，控制改变数据进出基本乘加逻辑运算单元的顺序，根据时钟要求，增减单位时间内基本运算逻辑单元的使用数量，在不同时钟周期内，重复利用同一基本乘加逻辑运算单元，对于速度要求苛刻的设计，增加基本乘加逻辑运算单元的规模，增加每个时钟周期运算结果的数量，对于成本要求苛刻的设计，减少基本乘加逻辑运算单元的规模，减少每个时钟周期运算的结果数量，在低的时钟和功耗条件下完成互补码键控的译码实现。以较小的电路规模和功耗高速高效的实现互补码键控译码部分电路设计。
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公开(公告)号：CN113709066A
公开(公告)日：2021-11-26
申请号：CN202110876884.7
申请日：2021-07-31
Applicant: 浪潮电子信息产业股份有限公司
IPC: H04L12/931
Abstract: 本发明公开了一种PCIe通信装置及BMC，该PCIe通信装置包括：一级上游接口单元，用于与本地主机连接；二级上游接口单元，用于与远程主机连接；下游接口单元，用于通过通信接口与PCIe设备连接；交换矩阵单元，用于转发一级上游接口单元与对应的下游接口单元之间的PCIe通信报文和/或二级上游接口单元与对应的下游接口单元之间的PCIe通信报文；本发明利用二级上游接口单元与远程主机连接，实现远程跨节点的PCIe互联扩展；通过交换矩阵单元转发一级上游接口单元和/或二级上游接口单元与各自对应的下游接口单元之间的PCIe通信报文，能够实现PCIe设备的动态切换，节省了运维成本，提升了PCIe设备的利用率。
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公开(公告)号：CN103354459A
公开(公告)日：2013-10-16
申请号：CN201310275614.6
申请日：2013-07-03
Applicant: 浪潮电子信息产业股份有限公司
IPC: H04B1/7136 , H04B1/7156 , H04B1/7075
Abstract: 本发明公开了一种WiFi通信系统及方法，包括有WiFi信号发射机和WiFi信号接收机；所述WiFi信号发射机与发射端WiFi芯片相连，用于对发射端WiFi芯片输出的初始WiFi射频信号进行跳频降频处理并将其发射出去；而所述WiFi信号接收机与接收端WiFi芯片相连，用于接收所述发射机输出的降频跳频后的WiFi信号，将所述降频跳频后的WiFi信号还原成所述初始WiFi射频信号，送入接收端WiFi芯片处理。本发明通过对WiFi信号进行降频跳频处理，降低了WiFi信号的发射频率，可以增加WiFi信号的传输范围。
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