公开(公告)号：CN118553698A

公开(公告)日：2024-08-27

申请号：CN202411018538.5

申请日：2024-07-29

Applicant: 江苏芯德半导体科技股份有限公司

Inventor： 赵玥 ,  谢雨龙 ,  张中 ,  张国栋 ,  潘明东 ,  龙欣江

IPC: H01L23/373 ,  H01L23/552 ,  H01L21/56

Abstract: 本发明公开了一种具有散热和电磁屏蔽功能的封装结构及封装方法，该封装方法是在重构晶圆的上表面形成第一散热金属层，第一散热金属层完全覆盖芯片背面和侧面；制备与第一散热金属层连接的无电性连接功能的散热区；后在顶层再布线金属层图形开口处形成第二散热金属层；切割后形成四边无引脚的单颗芯片封装结构，该封装结构具有散热和电磁屏蔽功能。本发明通过多层散热金属层辅助封装结构进行散热，提高了封装结构在工作过程中的散热效果；另外，在塑封层与芯片背面及侧面接触面之间增加一层散热金属层还能在芯片之间起到抗电磁干扰的作用。

公开(公告)号：CN119092513A

公开(公告)日：2024-12-06

申请号：CN202411588853.1

申请日：2024-11-08

Applicant: 江苏芯德半导体科技股份有限公司

Inventor： 张国栋 ,  潘明东 ,  张中 ,  刘怡 ,  龙欣江 ,  谢雨龙 ,  龚臻

IPC: H01L25/18 ,  H01L25/065 ,  H01L23/495 ,  H01L21/60 ,  H01L23/482 ,  H01L23/485

Abstract: 本发明提供了一种多芯片堆叠的封装结构及其制备方法，该封装结构包括载体框架、上叠芯片组、下叠芯片组、塑封层和重布线层，载体框架包括至少一个导电柱和芯片贴装区，上叠芯片组和下叠芯片组纵向堆叠在芯片贴装区，芯片I/O接口设置在两侧边缘，塑封层包覆载体框架、上叠芯片组和下叠芯片组；在塑封层的顶面和底面分别设置至少一层重布线层，通过导电柱实现重布线层、上叠芯片组和下叠芯片组的电气连接。本发明还公开了上述封装结构的制备方法。本发明采用的3D Fanout多芯片封装结构，可以实现多个芯片的立体堆叠，从而大大提高了封装密度，相比现有的二维封装方式，可以节省更多的空间，实现更高密度的封装。

公开(公告)号：CN118553698B

公开(公告)日：2024-10-11

申请号：CN202411018538.5

申请日：2024-07-29

Applicant: 江苏芯德半导体科技股份有限公司

Inventor： 赵玥 ,  谢雨龙 ,  张中 ,  张国栋 ,  潘明东 ,  龙欣江

IPC: H01L23/373 ,  H01L23/552 ,  H01L21/56

Abstract: 本发明公开了一种具有散热和电磁屏蔽功能的封装结构及封装方法，该封装方法是在重构晶圆的上表面形成第一散热金属层，第一散热金属层完全覆盖芯片背面和侧面；制备与第一散热金属层连接的无电性连接功能的散热区；后在顶层再布线金属层图形开口处形成第二散热金属层；切割后形成四边无引脚的单颗芯片封装结构，该封装结构具有散热和电磁屏蔽功能。本发明通过多层散热金属层辅助封装结构进行散热，提高了封装结构在工作过程中的散热效果；另外，在塑封层与芯片背面及侧面接触面之间增加一层散热金属层还能在芯片之间起到抗电磁干扰的作用。