公开(公告)号：CN107836061B

公开(公告)日：2020-06-30

申请号：CN201680039823.2

申请日：2016-07-08

Applicant: 株式会社东芝 ,  东芝基础设施系统株式会社

Inventor： 志子田将贵 ,  猿渡秀乡 ,  山本大 ,  山岸元气 ,  渡边浩志

IPC: H01M10/0525 ,  H01M2/16 ,  H01M2/18 ,  H01M4/13 ,  H01M4/485 ,  H01M10/0587

Abstract: 根据实施方式，提供一种包含电极组和非水电解质的非水电解质电池。电极组是正极、负极及配置在正极与负极之间的隔膜卷绕而成的。隔膜的卷绕方向的拉伸弹性模量为200(N/mm2)以上且2000(N/mm2)以下。

公开(公告)号：CN107836061A

公开(公告)日：2018-03-23

申请号：CN201680039823.2

申请日：2016-07-08

Applicant: 株式会社东芝 ,  东芝基础设施系统株式会社

Inventor： 志子田将贵 ,  猿渡秀乡 ,  山本大 ,  山岸元气 ,  渡边浩志

IPC: H01M10/0525 ,  H01M2/16 ,  H01M2/18 ,  H01M4/13 ,  H01M4/485 ,  H01M10/0587

Abstract: 根据实施方式，提供一种包含电极组和非水电解质的非水电解质电池。电极组是正极、负极及配置在正极与负极之间的隔膜卷绕而成的。隔膜的卷绕方向的拉伸弹性模量为200(N/mm2)以上且2000(N/mm2)以下。

公开(公告)号：CN1801393B

公开(公告)日：2011-04-06

申请号：CN200510119499.9

申请日：2003-07-08

Applicant: 株式会社东芝

Inventor： 渡边浩志 ,  松澤一也 ,  白田理一郎

IPC: G11C11/34 ,  G11C7/00 ,  G11C14/00 ,  G11C16/06 ,  H01L27/10

CPC classification number: H01L29/7883 ,  G01R31/2642 ,  G06F9/3802 ,  G06F2221/2137 ,  G06K19/0723 ,  G06K19/073 ,  G06K19/07372 ,  G06Q20/341 ,  G07C9/00111 ,  G07C2009/00976 ,  G07F7/082 ,  G07F7/084 ,  G07F7/1008 ,  G11C16/14 ,  G11C16/349 ,  H01L21/28273 ,  H01L27/115 ,  H01L27/11558 ,  H01L29/42324 ,  H01L29/66825

Abstract: 本发明提供一种半导体集成电路，具有由时效器件多个地并联而成时效电路和将所述时效电路的输出信号与参考信号进行比较以检测该时效电路的寿命的读出电路，所述时效器件具备非易失性存储器单元，所述非易失性存储器单元具有包括浮栅和控制栅的2层栅结构，其中，通过调整存储在所述存储器中的参考信号的电平，所述多个时效器件中寿命长的时效器件(除去最长寿命的器件)决定全体的寿命，据此能够控制时效器件的寿命的制造偏移，并且能够消除不良位的影响。

公开(公告)号：CN101431080A

公开(公告)日：2009-05-13

申请号：CN200810178673.0

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 本发明提供一种非易失性半导体存储器件，包括：半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。

公开(公告)号：CN103682232B

公开(公告)日：2017-05-24

申请号：CN201310418226.9

申请日：2013-09-13

Applicant: 株式会社东芝

Inventor： 村田正浩 ,  仓田健刚 ,  矢岛亨 ,  渡边浩志

IPC: H01M2/26 ,  H01M10/0525 ,  H01M10/058

CPC classification number: H01M2/02 ,  H01M2/0202 ,  H01M2/0237 ,  H01M2/0275 ,  H01M2/0287 ,  H01M2/06 ,  H01M2/26 ,  H01M2/266 ,  H01M10/0413 ,  H01M10/0431 ,  H01M10/0525 ,  H01M10/0587 ,  H01M2010/4292 ,  H01M2220/20 ,  Y02E60/122 ,  Y02T10/7011

Abstract: 提供一种电池，具备：电极群，包括：含有活性物含有层的正极；含有活性物含有层的负极；配置在所述正极与所述负极之间的隔离件；从电极群的一端部突出的正极集电极耳；和从电极群的另一端部突出的负极集电极耳；外装构件，包括：收纳有所述电极群的容器部；和用于通过热熔接对所述容器部进行封固的边缘部；正极导线，与所述正极集电极耳接合，穿过所述外装构件的所述边缘部而前端部延伸到外部；以及负极导线，与所述负极集电极耳接合，穿过所述外装构件的所述边缘部而前端部延伸到外部；所述电极群以所述正极集电极耳及所述负极集电极耳中的至少一方的端部被所述外装构件的未被熔接的边缘部夹持的状态，收纳在所述容器部内。

公开(公告)号：CN101276843B

公开(公告)日：2010-08-04

申请号：CN200810096687.8

申请日：2008-01-24

Applicant: 株式会社东芝

Inventor： 渡边浩志 ,  松下大介 ,  村冈浩一 ,  中崎靖 ,  加藤弘一

IPC: H01L29/788 ,  H01L29/51 ,  H01L27/115 ,  H01L21/336 ,  H01L21/28 ,  H01L21/8247

CPC classification number: H01L29/7881 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/42324 ,  H01L29/513 ,  H01L29/792

Abstract: 本发明提供一种具有隧道绝缘膜的半导体存储装置及其制造方法，即使薄膜化也不会使重复进行写入/擦除时的耐性(耐久特性)恶化。该半导体存诸装置包括：半导体衬底(2)；在半导体衬底上形成的第一绝缘膜(6)，该第一绝缘膜包括具有第一氮氧化硅层(8b)、氮化硅层(8a)以及第二氮氧化硅层(8c)的叠层结构的氮氧化硅膜(8)、以及形成在所述氮氧化硅膜上的富硅氧化硅膜(10)；形成在第一绝缘膜上的电荷蓄积层(12)；形成在电荷蓄积层上的第二绝缘膜(14)；和形成在第二绝缘膜上的控制栅极(16)。

公开(公告)号：CN100388495C

公开(公告)日：2008-05-14

申请号：CN200510107175.3

申请日：2005-09-28

Applicant: 株式会社东芝

Inventor： 渡边浩志

IPC: H01L27/04

CPC classification number: H01L27/115 ,  G11C13/0004 ,  H01L29/7883

Abstract: 一种半导体器件，包括输入接线端；第一时效器件，其源极连接到输入接线端，以便在τ1开启并在τ2(大于τ1)关闭；第二时效器件，其源极连接到输入接线端，栅极连接到第一时效器件的漏极，并且其漏极连接到第一时效器件的栅极，以便在τ3开启并在τ4(大于τ3)关闭；第一开关元件，其一个接线端连接到第一时效器件的漏极，以便在第二时效器件开启时关闭；第二开关元件，其一个接线端连接到第二时效器件的漏极，以便在第一时效器件开启时关闭；输出接线端，连接到第一开关元件和第二开关元件的另一个接线端。

公开(公告)号：CN101136414A

公开(公告)日：2008-03-05

申请号：CN200710148119.3

申请日：2007-08-28

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  渡边浩志 ,  荒井史隆

IPC: H01L27/12 ,  H01L21/84

CPC classification number: H01L27/1203 ,  H01L21/84 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11524

Abstract: 能够实现微细化·大容量化，同时还能够得到对短沟道效应有很强抵抗力的存储器。具有：形成在半导体衬底上的第1绝缘膜；夹着上述第1绝缘膜地形成在上述半导体衬底上的半导体层；将多个具有形成在上述半导体层上的栅绝缘膜、形成在上述栅绝缘膜上的浮栅、形成在上述浮栅上的第2绝缘膜、形成在上述第2绝缘膜上的控制栅的存储单元晶体管串联而构成的NAND列；形成在上述NAND列一端的具有杂质扩散层的源极区域；以及形成在上述NAND列另一端的具有金属电极的漏极区域。

公开(公告)号：CN101013704A

公开(公告)日：2007-08-08

申请号：CN200710007976.1

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 一种非易失性半导体存储器件，包括半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。

公开(公告)号：CN100533745C

公开(公告)日：2009-08-26

申请号：CN200710007976.1

申请日：2007-02-01

Applicant: 株式会社东芝

Inventor： 木下敦宽 ,  白田理一郎 ,  渡边浩志 ,  室冈贤一 ,  古贺淳二

IPC: H01L27/115 ,  H01L23/522 ,  H01L21/8247 ,  H01L21/768

CPC classification number: H01L27/115 ,  H01L27/11556 ,  H01L27/11568

Abstract: 一种非易失性半导体存储器件，包括半导体衬底；以矩阵状形成于半导体衬底上的多个半导体柱；在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域；分别形成于多个半导体柱的顶上的多个第二传导区域；沿行方向与多个第二传导区域相连接的多个位线；分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域；在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域；以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。