公开(公告)号：CN103021880B

公开(公告)日：2015-07-08

申请号：CN201110348251.5

申请日：2011-09-22

Applicant: 株式会社东芝

Inventor： 佐藤隆夫 ,  三浦正幸 ,  加本拓

IPC: H01L21/56

CPC classification number: H01L2224/16225 ,  H01L2224/73204 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19107 ,  H01L2924/00012

Abstract: 本发明提供半导体装置的制造方法。在一个实施方式中，在支持基板上依次形成剥离层和布线层。在布线层上安装多个半导体芯片。多个半导体芯片由封装树脂层一并封装。由保持体平坦地保持树脂封装体整体，对剥离层进行加热且剪切而从支持基板分离树脂封装体。在对分离后的树脂封装体维持由保持体平坦地保持的状态且冷却之后，解除由保持体实现的树脂封装体的保持状态。切断树脂封装体(11)而将电路结构体单片化。

公开(公告)号：CN103021880A

公开(公告)日：2013-04-03

申请号：CN201110348251.5

申请日：2011-09-22

Applicant: 株式会社东芝

Inventor： 佐藤隆夫 ,  三浦正幸 ,  加本拓

IPC: H01L21/56

CPC classification number: H01L2224/16225 ,  H01L2224/73204 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19107 ,  H01L2924/00012

Abstract: 本发明提供半导体装置的制造方法。在一个实施方式中，在支持基板上依次形成剥离层和布线层。在布线层上安装多个半导体芯片。多个半导体芯片由封装树脂层一并封装。由保持体平坦地保持树脂封装体整体，对剥离层进行加热且剪切而从支持基板分离树脂封装体。在对分离后的树脂封装体维持由保持体平坦地保持的状态且冷却之后，解除由保持体实现的树脂封装体的保持状态。切断树脂封装体(11)而将电路结构体单片化。

公开(公告)号：CN103022021B

公开(公告)日：2016-05-11

申请号：CN201210350172.2

申请日：2012-09-19

Applicant: 株式会社东芝

Inventor： 三浦正幸 ,  加本拓 ,  佐藤隆夫

IPC: H01L25/065 ,  H01L27/115

CPC classification number: H01L24/94 ,  H01L21/568 ,  H01L24/73 ,  H01L24/97 ,  H01L25/0657 ,  H01L27/115 ,  H01L2224/05554 ,  H01L2224/13025 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/94 ,  H01L2224/97 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06589 ,  H01L2924/15311 ,  H01L2924/15788 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/81 ,  H01L2924/00

Abstract: 本发明提供半导体装置及其制造方法。在一个实施方式中，半导体装置具备配置在内插基板上的芯片层叠体和搭载在芯片层叠体上的接口芯片。芯片层叠体，经由在除了位于层叠顺序的最下层的半导体芯片外的半导体芯片内设置的贯通电极以及凸起电极而电连接。接口芯片，经由在位于层叠顺序的最上层的半导体芯片的表面形成的再布线层或者在接口芯片内设置的贯通电极，与内插基板电连接。

公开(公告)号：CN103022021A

公开(公告)日：2013-04-03

申请号：CN201210350172.2

申请日：2012-09-19

Applicant: 株式会社东芝

Inventor： 三浦正幸 ,  加本拓 ,  佐藤隆夫

IPC: H01L25/065 ,  H01L27/115

CPC classification number: H01L24/94 ,  H01L21/568 ,  H01L24/73 ,  H01L24/97 ,  H01L25/0657 ,  H01L27/115 ,  H01L2224/05554 ,  H01L2224/13025 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45144 ,  H01L2224/48227 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/94 ,  H01L2224/97 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06589 ,  H01L2924/15311 ,  H01L2924/15788 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/81 ,  H01L2924/00

Abstract: 本发明提供半导体装置及其制造方法。在一个实施方式中，半导体装置具备配置在内插基板上的芯片层叠体和搭载在芯片层叠体上的接口芯片。芯片层叠体，经由在除了位于层叠顺序的最下层的半导体芯片外的半导体芯片内设置的贯通电极以及凸起电极而电连接。接口芯片，经由在位于层叠顺序的最上层的半导体芯片的表面形成的再布线层或者在接口芯片内设置的贯通电极，与内插基板电连接。

公开(公告)号：CN104916580A

公开(公告)日：2015-09-16

申请号：CN201410446711.1

申请日：2014-09-03

Applicant: 株式会社东芝

Inventor： 渡边慎也 ,  东和幸 ,  加本拓

IPC: H01L21/768 ,  H01L27/10

CPC classification number: H01L2224/11

Abstract: 一种半导体装置的制造方法和半导体集成电路晶片，根据实施方式，在芯片区域形成在厚度方向上贯通半导体基板并到达集成电路的贯通孔，在切割线形成第1标记开口部以及第2标记开口部。基于第2标记开口部的位置检测第1标记开口部。之后，基于第1标记开口部的位置，进行曝光位置的对位并进行光刻法，从而将抗蚀剂图案形成于半导体基板的背面。