半导体存储装置
    1.
    发明公开

    公开(公告)号:CN103620687A

    公开(公告)日:2014-03-05

    申请号:CN201280030947.6

    申请日:2012-09-05

    CPC classification number: G11C11/417 G11C11/413 G11C11/419

    Abstract: 由串联在第一电源和第二电源之间的第一P型MOS晶体管(MP1)和第二P型MOS晶体管(MP2)构成每一列上的存储单元电源电路(20),存储单元电源输出第一P型MOS晶体管(MP1)和第二P型MOS晶体管(MP2)的接点电压。基于列选择信号和写入控制信号生成的控制信号输入第一P型MOS晶体管(MP1)的栅极端子,输入第一P型MOS晶体管(MP1)的栅极端子的信号的反相信号输入第二P型MOS晶体管(MP2)的栅极端子。

    半导体存储装置
    2.
    发明授权

    公开(公告)号:CN100431049C

    公开(公告)日:2008-11-05

    申请号:CN200410003822.1

    申请日:2004-02-06

    CPC classification number: G11C11/413

    Abstract: 具备:具有驱动字线的驱动晶体管的字线驱动电路;在字线驱动电路的输出到达高电平后立即的时间,使字线驱动电路的驱动晶体管截止的电路;在驱动晶体管截止后的时间,使字线升压的字线升压电路。字线升压电路由一端连接到字线的耦合电容和输出端连接到耦合电容的另一端的电容驱动电路构成。电容驱动电路在使驱动晶体管成为截止的时间,使输出从低电平变化为高电平。耦合电容由与字线并行的布线构成。

    半导体存储装置
    3.
    发明公开

    公开(公告)号:CN102105941A

    公开(公告)日:2011-06-22

    申请号:CN200980128707.8

    申请日:2009-07-28

    CPC classification number: G11C11/418 G11C8/08

    Abstract: 本发明提供一种半导体存储装置。控制电路(11)在包括第1期间和接在第1期间之后的第2期间在内的字线驱动期间中,向字线(WL1、WL2)中的与写入对象的存储单元(MC1)对应的字线(WL1)提供字线驱动电压(WD1),在第1期间中减少在写入对象的存储单元(MC1)中包含的负载晶体管(QLa、QLb)的电流能力,在第2期间中增加在写入对象的存储单元(MC1)中包含的负载晶体管(QLa、QLb)的电流能力。

    半导体存储装置
    8.
    发明公开

    公开(公告)号:CN1571068A

    公开(公告)日:2005-01-26

    申请号:CN200410003822.1

    申请日:2004-02-06

    CPC classification number: G11C11/413

    Abstract: 具备:具有驱动字线的驱动晶体管的字线驱动电路;在字线驱动电路的输出到达高电平后立即的时间,使字线驱动电路的驱动晶体管截止的电路;在驱动晶体管截止后的时间,使字线升压的字线升压电路。字线升压电路由一端连接到字线的耦合电容和输出端连接到耦合电容的另一端的电容驱动电路构成。电容驱动电路在使驱动晶体管成为截止的时间,使输出从低电平变化为高电平。耦合电容由与字线并行的布线构成。

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