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公开(公告)号：CN1300836C
公开(公告)日：2007-02-14
申请号：CN03155173.4
申请日：2003-08-27
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5036
Abstract: 本发明公开了一种电路仿真方法，它可以利用在精细化了的集成电路设计方面，并可得到信赖性和精度的提高。在本发明的电路仿真方法中，基于由电路的掩模平面图数据作成的网表和由器件特性的实测数据得到的参数进行电路仿真。在晶体管尺寸以外，基于加在晶体管上的应力，从实测数据抽出参数，再考虑了由应力引起的晶体管特性变化，具有更高精度和正确性的电路仿真就成为可能。
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Patent Agency Ranking
公开(公告)号：CN1485894A
公开(公告)日：2004-03-31
申请号：CN03155173.4
申请日：2003-08-27
Applicant: 松下电器产业株式会社
IPC: H01L21/70
CPC classification number: G06F17/5036
Abstract: 本发明公开了一种电路仿真方法，它可以利用在精细化了的集成电路设计方面，并可得到信赖性和精度的提高。在本发明的电路仿真方法中，基于由电路的光罩平面图数据作成的网表和由器件特性的实测数据得到的参数进行电路仿真。在晶体管尺寸以外，基于加在晶体管上的应力，从实测数据抽出参数，再考虑了由应力引起的晶体管特性变化，具有更高精度和正确性的电路仿真就成为可能。
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公开(公告)号：CN1519936A
公开(公告)日：2004-08-11
申请号：CN200410005325.5
申请日：2004-02-05
Applicant: 松下电器产业株式会社
IPC: H01L27/02 , H01L27/118 , H01L21/82
CPC classification number: G06F17/5045 , H01L27/0207
Abstract: 一种半导体电路装置及其电路仿真方法，在半导体电路装置的N阱(2)中设置由沟槽分离(Ris)包围的PMIS用活性区域(Rtp)，而在P阱(3)中设置由沟槽分离(Ris)包围的NMIS用活性区域(Rtn)。在各活性区域(Rtp、Rtn)中，分别设置有P沟道型或者N沟道型的栅极(7、9)。NMIS用活性区域(Rtn)和PMIS用活性区域(Rtp)之间在Y方向上的间隔(Dpn)按照实质上为一定值进行布局。这样，从沟槽分离(Ris)施加到栅极下方的沟道区域的沟槽分离应力，对各晶体管被均等化，从而提高了电路仿真的精度。
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公开(公告)号：CN1300848C
公开(公告)日：2007-02-14
申请号：CN200410005325.5
申请日：2004-02-05
Applicant: 松下电器产业株式会社
IPC: H01L27/02 , H01L27/118 , H01L21/82
CPC classification number: G06F17/5045 , H01L27/0207
Abstract: 一种半导体电路装置及其电路仿真方法，在半导体电路装置的N阱(2)中设置由沟槽分离(Ris)包围的PMIS用活性区域(Rtp)，而在P阱(3)中设置由沟槽分离(Ris)包围的NMIS用活性区域(Rtn)。在各活性区域(Rtp、Rtn)中，分别设置有P沟道型或者N沟道型的栅极(7、9)。NMIS用活性区域(Rtn)和PMIS用活性区域(Rtp)之间在Y方向上的间隔(Dpn)按照实质上为一定值进行布局。这样，从沟槽分离(Ris)施加到栅极下方的沟道区域的沟槽分离应力，对各晶体管被均等化，从而提高了电路仿真的精度。
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公开(公告)号：CN1298057C
公开(公告)日：2007-01-31
申请号：CN200310118019.8
申请日：2003-11-20
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L27/118 , H01L21/82
CPC classification number: H01L21/823828 , H01L21/823437 , H01L27/0203
Abstract: 本发明提供一种半导体装置。需要高电流能力的P沟道型MISFET的栅极是配置于不连续型活性区域(R10p)上的高驱动型栅极(10ph)，或者是配置于二输入型活性区域(R20p)上的高驱动型活性区域(20ph)。并不需要太高的电流能力的PMISFET的栅极是配置于连续型活性区域(R30p)的通常型栅极(30pu)。在不连续型活性区域(R10p)或二输入型活性区域(R20p)中，由于配置高驱动型栅极(10ph)或(20ph)，因此利用由格子形变产生的轻型空穴可以得到高驱动型P沟道型MISFET。可以消除由活性区域的沟道分离的应力而引起的对MISFET的性能的不良影响。
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公开(公告)号：CN1503375A
公开(公告)日：2004-06-09
申请号：CN200310118019.8
申请日：2003-11-20
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L27/118 , H01L21/82
CPC classification number: H01L21/823828 , H01L21/823437 , H01L27/0203
Abstract: 本发明提供一种半导体装置。需要高电流能力的P沟道型MISFET的栅极是配置于不连续型活性区域(R10p)上的高驱动型栅极(10ph)，或者是配置于二输入型活性区域(R20p)上的高驱动型活性区域(20ph)。并不需要太高的电流能力的PMISFET的栅极是配置于连续型活性区域(R30p)的通常型栅极(30pu)。在不连续型活性区域(R10p)或二输入型活性区域(R20p)中，由于配置高驱动型栅极(10ph)或(20ph)，因此利用由格子形变产生的轻型空穴可以得到高驱动型P沟道型MISFET。可以消除由活性区域的沟道分离的应力而引起的对MISFET的性能的不良影响。
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