-
公开(公告)号：CN110413234B
公开(公告)日：2024-04-26
申请号：CN201910683094.X
申请日：2019-07-26
Applicant: 杭州电子科技大学
IPC: G06F3/06
Abstract: 本发明公开了一种固态硬盘控制器，至少包括固态硬盘控制器以及与其相连接的DRAM和FLASH，其中，固态硬盘控制器为集成封装为单颗芯片，至少包括CPU、主控接口控制器、DRAM控制器、闪存控制器和缓存单元，其中，CPU与主控接口控制器、DRAM控制器、闪存控制器和缓存单元相连接，用于控制固态硬盘控制器的工作；主控接口控制器与外部主机相连接，用于与外部主机进行数据传输；缓存单元和DRAM在逻辑上映射为连续内存地址，用于缓存主控接口控制器接收的数据；DRAM控制器与CPU、主控接口控制器、闪存控制器和缓存单元相连接，用于根据CPU的指令控制缓存单元和DRAM；闪存控制器与FLASH相连接，用于将缓存单元和DRAM中的数据存储至FLASH中。
-
公开(公告)号：CN117198367A
公开(公告)日：2023-12-08
申请号：CN202310957394.9
申请日：2023-08-01
Applicant: 杭州电子科技大学
Abstract: 本发明公开一种利用黄金分割搜索法优化3DNAND闪存开放块特性的方法，包括设定搜索区间[a,b]，针对开放块特性的电压状态分布负向偏移问题，偏移量最大值a为‑128，默认参考电压处于b为0的位置；设定收敛精度d，用于约束搜索结束条件，若设置d为1表示当区间长度收缩至1时则结束搜索；初始化收缩系数r为0.618，该值为黄金分割点，再将最小值点X初始为默认参考电压位置；计算偏移量，并向下取整；区间收缩循环；判断收缩后的区间[a,b]是否小于或等于收敛精度d；否，则返回上步；是，则输出a和b两点中错误数较小的点。本发明分析边缘WL的高原始误码率和原理，并基于黄金分割法提出一种优化读电压方案，降低边缘WL原始误码率，提高开放块的数据可靠性。
-
公开(公告)号：CN110413233B
公开(公告)日：2024-10-29
申请号：CN201910682417.3
申请日：2019-07-26
Applicant: 杭州电子科技大学
IPC: G06F3/06
Abstract: 本发明公开了一种固态硬盘控制器，该固态硬盘控制器集成封装为单颗芯片，至少包括CPU、主控接口控制器、闪存控制器和缓存单元，其中，CPU与主控接口控制器、闪存控制器和缓存单元相连接，用于控制固态硬盘控制器的工作；主控接口控制器与外部主机相连接，用于与外部主机进行数据传输；缓存单元采用SRAM，用于缓存主控接口控制器接收的数据；闪存控制器与FLASH相连接，用于将缓存单元中的数据存储至FLASH中。与现有技术相比较，本发明提出了一种全新的SSD主控缓存架构，采用SRAM替换了DRAM，并将缓存集成到主控芯片之中，从而优化了芯片的系统结构，一定程度上优化了PCB的布局布线和缩小尺寸，极大的降低了硬件成本。
-
公开(公告)号：CN116662065A
公开(公告)日：2023-08-29
申请号：CN202310705226.0
申请日：2023-06-14
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种自动读偏移延时优化方法，包括在固态存储内部读取中设置纠错阈值、偏移基准点和偏移步长，其中,所述纠错阈值为一个page页中，ECC机制能够容忍的最大错误比特数；所述偏移基准点为阈值电压偏移值TVS的起始设置值；所述偏移步长为以偏移基准点为中心左右偏移时的单位电压梯度。本发明使用自动读偏移延时优化机制降低了对flash读操作时的误码数。相较于传统的采用默认读取电平进行读取，提高了flash的使用寿命。
-
公开(公告)号：CN110209606B
公开(公告)日：2021-01-22
申请号：CN201910363746.1
申请日：2019-04-30
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于PCIe的多接口存储设备的控制方法,其具体包括以下步骤：步骤S1：主控单元根据应用场景配置PCIe设备接口的通道连接模式；步骤S2：根据各个PCIe设备接口的通道连接模式切换其与PCIe设备控制器的连接状态以根据应用场景需求切换PCIe控制器架构；其中，至少一个PCIe设备控制器预先进行带宽冗余设计以支持链路带宽可扩展，作为主PCIe设备控制器。本发明通过设置通道连接模式可配置的PCIe设备接口以及对相应PCIe设备控制器进行冗余设计，从而能够根据实际主机连接情况切换PCIe控制器架构，在PCIe接口主机带宽支持的情况下，合理利用PCIe通道资源。
-
Patent Agency Ranking
公开(公告)号：CN111984192A
公开(公告)日：2020-11-24
申请号：CN202010795023.1
申请日：2020-08-10
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种带数据压缩解压的SD卡及其数据存储方法，微处理器与SD接口模块、压缩解压模块、存储接口模块、SRAM和ROM分别连接，微处理器控制SD接口模块解析协议和传输数据、压缩解压模块对数据进行压缩或解压和压缩后的数据经存储接口模块送至存储介质进行存储；所述SD接口模块、压缩解压模块、存储接口模块和存储介质依次双向连接；所述压缩解压模块采用构建字典列表来进行数据压缩和解压；所述SRAM和ROM存储指令。本发明提出一种有带有数据压缩功能的SD卡，其数据压缩功能主要由集成数据压缩模块的SD卡控制器实现。
-
公开(公告)号：CN110175092A
公开(公告)日：2019-08-27
申请号：CN201910363729.8
申请日：2019-04-30
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于PCIe的多接口存储设备,至少设置N个PCIe设备接口、N个PCIe设备控制器、主控单元、电源管理模块和存储模块，其中，至少一个PCIe设备控制器为主PCIe设备控制器，与多个PCIe设备接口相连接，其通道带宽为与其相连接的多个PCIe设备接口数据通道之和，所述多个PCIe设备接口的通道连接模式可通过硬件或固件进行配置为第一连接模式或第二连接模式；第一连接模式，即多个PCIe设备接口分别与多个PCIe设备控制器相连，使存储设备可连接多台主机；第二连接模式，即多个PCIe设备接口仅与主PCIe设备控制器相连，提升数据传输带宽。
-
公开(公告)号：CN110175092B
公开(公告)日：2022-11-25
申请号：CN201910363729.8
申请日：2019-04-30
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于PCIe的多接口存储设备,至少设置N个PCIe设备接口、N个PCIe设备控制器、主控单元、电源管理模块和存储模块，其中，至少一个PCIe设备控制器为主PCIe设备控制器，与多个PCIe设备接口相连接，其通道带宽为与其相连接的多个PCIe设备接口数据通道之和，所述多个PCIe设备接口的通道连接模式可通过硬件或固件进行配置为第一连接模式或第二连接模式；第一连接模式，即多个PCIe设备接口分别与多个PCIe设备控制器相连，使存储设备可连接多台主机；第二连接模式，即多个PCIe设备接口仅与主PCIe设备控制器相连，提升数据传输带宽。
-
公开(公告)号：CN112013991A
公开(公告)日：2020-12-01
申请号：CN202010794616.6
申请日：2020-08-10
Applicant: 杭州电子科技大学
Abstract: 本发明公开了一种基于标准单元的温度测量电路，包括时延电路、计数器、参考时钟和温度计算单元，其中，所述时延电路包括若干个串联的标准单元；所述参考时钟的频率根据时延电路的输入信号和输出信号的时延时间确定，在时延时间内，参考时钟至少有一个方波；所述计数器的输入连接时延电路的输入信号、时延电路的输出信号和参考时钟；所述温度计算单元与计数器的输出连接，根据时延电路中标准单元的时延时间和温度的关系函数或关系表，得出实时温度。本发明基于标准单元设计电路，可以很方便地将本发明的电路集成在芯片之中，不再需要额外搭建其他温度传感芯片、驱动电路等，构建电路时间极大减少，极大地降低了电路的复杂程度。
-
公开(公告)号：CN110534152A
公开(公告)日：2019-12-03
申请号：CN201910728685.4
申请日：2019-08-08
Applicant: 杭州电子科技大学
Abstract: 本发明公开了预防闪存数据读取错误的方法，包括以下步骤：S20，对每个闪存块读操作次数进行计数；S21，对每个闪存块的擦除次数进行计数；S22，对每个闪存块写操作次数进行计数；S23，对每个闪存块数据保存时间进行计时；S24，建立读操作、写操作、擦除次数和数据保存时间与对实际阈值电压干扰的关联表；S25，根据关联表查找对应NAND闪存芯片的实际阈值电压；S26，通过NAND闪存芯片的设置功能调节阈值电压至查找到的实际阈值电压；S27，进行读操作。本发明将闪存芯片读错误由事后补救转变为提前预防，减少出错数目，且不影响读取效率。
-
-
-
-
-
-
-
-
-
Search Results
18
records
(took 0.021 seconds)
