公开(公告)号：CN105431949B

公开(公告)日：2018-10-26

申请号：CN201580001289.1

申请日：2015-07-10

Applicant: 新电元工业株式会社

Inventor： 井上徹人 ,  菅井昭彦 ,  中村俊一

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/04 ,  H01L29/06 ,  H01L29/12

Abstract: 本发明的半导体装置100把元件部分170和栅极基座部分180共同配置在同一宽隙半导体基片110上，元件部分170的第1沟道结构146具有多个比栅极沟道118深的第1保护沟道142以及第1埋置层144；栅极基座部分180的第2沟道结构156具有多个第2保护沟道152以及第2埋置层154；第2沟道结构156具有p型的第2半导体区域158以及由导电体构成的第2埋置层,或者，由形成肖特基接触的金属层构成的第2埋置层的任意一项；第2埋置层154与源极电极层128处于电气连接。按照本发明的半导体装置100，就能够成为耐压强度高，电气特性难以产生偏差，并且，高速开关成为可能，栅极基座部分难以击穿的半导体装置。

公开(公告)号：CN111937158A

公开(公告)日：2020-11-13

申请号：CN201880091637.2

申请日：2018-04-11

Applicant: 新电元工业株式会社

Inventor： 高桥哲平 ,  井上徹人 ,  菅井昭彦 ,  望月孝 ,  中村俊一

IPC: H01L29/78 ,  H01L29/12

Abstract: 半导体装置具有：半导体基板；第一导电型的漂移层；第二导电型的阱区；所述第二导电型的高浓度区域；所述第一导电型的源极区域；被设置在所述漂移层上的绝缘膜；经由设置在所述绝缘膜上的第一开口部来与所述源极区域及所述高浓度区域相接触的第一接触金属膜；被形成于所述第一接触金属膜的表面，并且经由设置在所述第一接触金属膜上的第二开口部来与所述高浓度区域相接触的第二接触金属膜；以及被形成于包含所述第一接触金属膜、所述第二接触金属膜的接触金属层的表面的源电极膜。其中，所述第一接触金属膜包含氮化钛，所述第二接触金属膜包含钛。

公开(公告)号：CN105637643A

公开(公告)日：2016-06-01

申请号：CN201480003420.3

申请日：2014-09-24

Applicant: 新电元工业株式会社

Inventor： 井上徹人 ,  菅井昭彦 ,  中村俊一

IPC: H01L29/78 ,  H01L29/12

CPC classification number: H01L29/1608 ,  G06F17/5068 ,  H01L21/02529 ,  H01L21/76895 ,  H01L23/535 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0642 ,  H01L29/0661 ,  H01L29/0696 ,  H01L29/407 ,  H01L29/4236 ,  H01L29/42372 ,  H01L29/4238 ,  H01L29/66068 ,  H01L29/66666 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/7827

Abstract: 碳化硅半导体装置包括:第一导电型碳化硅层32,第二导电型碳化硅层36,栅极沟槽20,被设置在栅极沟槽20内的栅极电极79,以及直到比栅极沟槽20更深的深度处被形成的保护沟槽10。在水平方向上，包含栅极沟槽20，以及将栅极沟槽20的仅一部分在水平方向上包围的保护沟槽10这两者的区域成为单元(cell)区域，在水平方向上，包含保护沟槽10，且设置有栅极衬垫89或者与该栅极衬垫89相连接的布置电极的区域成为栅极区域。在单元区域中的栅极沟槽20的上方以及栅极区域中设有第二导电构件81，该第二导电构件81被设置为经过单元区域中不设有保护沟槽10的地方的上方，从栅极沟槽20的上方起延展到栅极区域。

公开(公告)号：CN111937158B

公开(公告)日：2024-10-22

申请号：CN201880091637.2

申请日：2018-04-11

Applicant: 新电元工业株式会社

Inventor： 高桥哲平 ,  井上徹人 ,  菅井昭彦 ,  望月孝 ,  中村俊一

IPC: H01L29/78 ,  H01L29/12

Abstract: 半导体装置具有：半导体基板；第一导电型的漂移层；第二导电型的阱区；所述第二导电型的高浓度区域；所述第一导电型的源极区域；被设置在所述漂移层上的绝缘膜；经由设置在所述绝缘膜上的第一开口部来与所述源极区域及所述高浓度区域相接触的第一接触金属膜；被形成于所述第一接触金属膜的表面，并且经由设置在所述第一接触金属膜上的第二开口部来与所述高浓度区域相接触的第二接触金属膜；以及被形成于包含所述第一接触金属膜、所述第二接触金属膜的接触金属层的表面的源电极膜。其中，所述第一接触金属膜包含氮化钛，所述第二接触金属膜包含钛。

公开(公告)号：CN105637644B

公开(公告)日：2018-10-09

申请号：CN201480003425.6

申请日：2014-09-24

Applicant: 新电元工业株式会社

Inventor： 井上徹人 ,  菅井昭彦 ,  中村俊一

IPC: H01L29/78 ,  H01L29/12

Abstract: 碳化硅半导体装置包括:第一导电型碳化硅层32,第二导电型碳化硅层36,栅极沟槽20,被设置在栅极沟槽20内的栅极电极79,以及直到比栅极沟槽20更深的深度处被形成的保护沟槽10。在水平方向上，包含栅极沟槽20，以及以开口的状态将栅极沟槽20的至少一部分在水平方向上包围的保护沟槽10这两者的区域成为单元(cell)区域，在水平方向上，包含保护沟槽10，且设置有栅极衬垫89或者与该栅极衬垫89相连接的布置电极的区域成为栅极区域。被包含在单元区域中的保护沟槽10具有在水平方向上直线延伸的多个单元区域直线沟槽11。而且，单元区域直线沟槽11间的水平方向距离D1比被包含在栅极区域中的保护沟槽10间的最大水平方向距离D3更长。

公开(公告)号：CN105637644A

公开(公告)日：2016-06-01

申请号：CN201480003425.6

申请日：2014-09-24

Applicant: 新电元工业株式会社

Inventor： 井上徹人 ,  菅井昭彦 ,  中村俊一

IPC: H01L29/78 ,  H01L29/12

CPC classification number: H01L29/7813 ,  H01L29/0619 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/1608 ,  H01L29/404 ,  H01L29/407 ,  H01L29/4238 ,  H01L29/66068 ,  H01L29/7397 ,  H01L29/7811

Abstract: 碳化硅半导体装置包括:第一导电型碳化硅层32,第二导电型碳化硅层36,栅极沟槽20,被设置在栅极沟槽20内的栅极电极79,以及直到比栅极沟槽20更深的深度处被形成的保护沟槽10。在水平方向上，包含栅极沟槽20，以及以开口的状态将栅极沟槽20的至少一部分在水平方向上包围的保护沟槽10这两者的区域成为单元(cell)区域，在水平方向上，包含保护沟槽10，且设置有栅极衬垫89或者与该栅极衬垫89相连接的布置电极的区域成为栅极区域。被包含在单元区域中的保护沟槽10具有在水平方向上直线延伸的多个单元区域直线沟槽11。而且，单元区域直线沟槽11间的水平方向距离D1比被包含在栅极区域中的保护沟槽10间的最大水平方向距离D3更长。

公开(公告)号：CN105874603B

公开(公告)日：2019-05-17

申请号：CN201580003110.6

申请日：2015-09-18

Applicant: 新电元工业株式会社

Inventor： 中村俊一 ,  菅井昭彦 ,  井上徹人

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12 ,  H01L29/739

Abstract: 碳化硅半导体装置100，其特征在于，包括：n型半导体区域114，形成在n‑型异质外延层112的表面；p型体区域116，形成在比n型半导体区域114更深的位置上；p‑型沟道区域118，被形成为从n‑型异质外延层的表面侧到达p型体区域；以及n++型源极区域120，从n‑型异质外延层的表面侧向p型体区域形成，其中，p‑型沟道区域以及n++型源极区域被形成为，p‑型沟道区域与n++型源极区域之间残存有n型半导体区域，并且，p‑型沟道区域与n型半导体区域的界面中，外周侧的界面从平面上看位于比p型体区域的外周面116a更加内侧的平面位置上。能够依靠一次的掩膜工序来形成沟道区域，并且，能够在不发生短沟道效应的程度上以实用的流程，并且高精度地划定足够长的沟道长度。

公开(公告)号：CN105637643B

公开(公告)日：2018-10-09

申请号：CN201480003420.3

申请日：2014-09-24

Applicant: 新电元工业株式会社

Inventor： 井上徹人 ,  菅井昭彦 ,  中村俊一

IPC: H01L29/78 ,  H01L29/12

Abstract: 碳化硅半导体装置包括:第一导电型碳化硅层32,第二导电型碳化硅层36,栅极沟槽20,被设置在栅极沟槽20内的栅极电极79,以及直到比栅极沟槽20更深的深度处被形成的保护沟槽10。在水平方向上，包含栅极沟槽20，以及将栅极沟槽20的仅一部分在水平方向上包围的保护沟槽10这两者的区域成为单元(cell)区域，在水平方向上，包含保护沟槽10，且设置有栅极衬垫89或者与该栅极衬垫89相连接的布置电极的区域成为栅极区域。在单元区域中的栅极沟槽20的上方以及栅极区域中设有第二导电构件81，该第二导电构件81被设置为经过单元区域中不设有保护沟槽10的地方的上方，从栅极沟槽20的上方起延展到栅极区域。

公开(公告)号：CN105874603A

公开(公告)日：2016-08-17

申请号：CN201580003110.6

申请日：2015-09-18

Applicant: 新电元工业株式会社

Inventor： 中村俊一 ,  菅井昭彦 ,  井上徹人

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/12 ,  H01L29/739

CPC classification number: H01L29/1045 ,  H01L21/0465 ,  H01L29/0696 ,  H01L29/086 ,  H01L29/1095 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/7802

Abstract: 碳化硅半导体装置100，其特征在于，包括：n型半导体区域114，形成在n?型异质外延层112的表面；p型体区域116，形成在比n型半导体区域114更深的位置上；p?型沟道区域118，被形成为从n?型异质外延层的表面侧到达p型体区域；以及n++型源极区域120，从n?型异质外延层的表面侧向p型体区域形成，其中，p?型沟道区域以及n++型源极区域被形成为，p?型沟道区域与n++型源极区域之间残存有n型半导体区域，并且，p?型沟道区域与n型半导体区域的界面中，外周侧的界面从平面上看位于比p型体区域的外周面116a更加内侧的平面位置上。能够依靠一次的掩膜工序来形成沟道区域，并且，能够在不发生短沟道效应的程度上以实用的流程，并且高精度地划定足够长的沟道长度。

公开(公告)号：CN105431949A

公开(公告)日：2016-03-23

申请号：CN201580001289.1

申请日：2015-07-10

Applicant: 新电元工业株式会社

Inventor： 井上徹人 ,  菅井昭彦 ,  中村俊一

IPC: H01L29/78 ,  H01L21/336 ,  H01L27/04 ,  H01L29/06 ,  H01L29/12

CPC classification number: H01L29/407 ,  H01L29/06 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/12 ,  H01L29/1608 ,  H01L29/20 ,  H01L29/2003 ,  H01L29/401 ,  H01L29/404 ,  H01L29/408 ,  H01L29/42372 ,  H01L29/66068 ,  H01L29/739 ,  H01L29/7397 ,  H01L29/78 ,  H01L29/7804 ,  H01L29/7806 ,  H01L29/7811 ,  H01L29/7813

Abstract: 本发明的半导体装置100把元件部分170和栅极基座部分180共同配置在同一宽隙半导体基片110上，元件部分170的第1沟道结构146具有多个比栅极沟道118深的第1保护沟道142以及第1埋置层144；栅极基座部分180的第2沟道结构156具有多个第2保护沟道152以及第2埋置层154；第2沟道结构154具有p型的第2半导体区域158以及由导电体构成的第2埋置层,或者，由形成肖特基接触的金属层构成的第2埋置层的任意一项；第2埋置层154与源极电极层128处于电气连接。按照本发明的半导体装置100，就能够成为耐压强度高，电气特性难以产生偏差，并且，高速开关成为可能，栅极基座部分难以击穿的半导体装置。