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公开(公告)号：CN114613680A
公开(公告)日：2022-06-10
申请号：CN202210369030.4
申请日：2022-04-08
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/336 , H01L29/78
Abstract: 本申请提供了一种屏蔽栅沟槽器件制作方法，涉及半导体技术领域。首先提供带有沟槽的外延层，然后基于外延层与沟槽的表面先后生长场氧化层与多晶，其中，多晶位于沟槽内与外延层的表面，再沿多晶的表面离子注入氧气，以使外延层的表层、与外延层的表层接触的多晶氧化，并形成隔离层，再利用湿法腐蚀工艺先后去除位于隔离层表面的多晶、隔离层，以形成带多晶的外延结构，最后利用所述外延结构制作屏蔽栅沟槽器件。本申请提供的屏蔽栅沟槽器件制作方法具有成本低且提升了产能的优点。
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公开(公告)号：CN116544186A
公开(公告)日：2023-08-04
申请号：CN202310821467.1
申请日：2023-07-06
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/8234 , H01L27/088
Abstract: 本发明实施例提出一种SGT‑MOSFET的制造方法及SGT‑MOSFET，属于半导体技术领域，包括：在外延片上刻蚀出的沟槽及外延片表面上形成氧化停止层，进行第一次多晶硅淀积，并对形成的多晶硅薄层进行多晶硅氧化，进行第二次多晶硅淀积以填满沟槽，填满后按序对沟槽内的多晶硅刻蚀和氧化，进而将裸露的杂质化合物进行腐蚀，对腐蚀后的外延片进行氧化以形成栅氧化层，并进行第三次多晶硅淀积以填充沟槽，去除外延片表面的多晶硅，保留沟槽内的多晶硅，能够使SGT‑MOSFET沟槽的底部厚度大于侧壁，极大地提高产品耐压，并减小产品应力，同时通过对沟槽内的多晶硅进行氧化，能够有效提高两层多晶之间的间距，降低源极和栅级电容。
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公开(公告)号：CN114864680A
公开(公告)日：2022-08-05
申请号：CN202210552550.9
申请日：2022-05-19
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L29/423 , H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本申请提供了一种屏蔽栅沟槽器件及其制作方法，涉及半导体技术领域。首先提供一外延片，其中，外延片包括沟槽，再基于沟槽生长场板氧化层，然后对沟槽进行多晶填充，直至填充的多晶高于外延片的台面，再对多晶平坦化后刻蚀沟槽内部分多晶与场板氧化层，以在沟槽内形成第一多晶层，然后沿沟槽内壁生长缓冲氧化层，沿缓冲氧化层的表面沉积High K材料层，然后基于High K材料层的表面进行多晶填充，再对沟槽内的多晶进行刻蚀，并保留High K材料层表面的多晶，最后将High K材料层表面的多晶氧化，并沿沟槽沉积多晶，以形成第二多晶层。本申请具有器件应力小、电容效应低的优点。
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Patent Agency Ranking
公开(公告)号：CN114613680B
公开(公告)日：2025-01-28
申请号：CN202210369030.4
申请日：2022-04-08
Applicant: 捷捷微电(南通)科技有限公司
Abstract: 本申请提供了一种屏蔽栅沟槽器件制作方法，涉及半导体技术领域。首先提供带有沟槽的外延层，然后基于外延层与沟槽的表面先后生长场氧化层与多晶，其中，多晶位于沟槽内与外延层的表面，再沿多晶的表面离子注入氧气，以使外延层的表层、与外延层的表层接触的多晶氧化，并形成隔离层，再利用湿法腐蚀工艺先后去除位于隔离层表面的多晶、隔离层，以形成带多晶的外延结构，最后利用所述外延结构制作屏蔽栅沟槽器件。本申请提供的屏蔽栅沟槽器件制作方法具有成本低且提升了产能的优点。
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公开(公告)号：CN114695110A
公开(公告)日：2022-07-01
申请号：CN202210434466.7
申请日：2022-04-24
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/311 , H01L21/321 , H01L21/67
Abstract: 本申请提供了一种多晶硅去除方法与扩散炉，涉及半导体技术领域。首先基于外延片的表面生长介质层与多晶硅，其中，外延片包括沟槽，介质层与多晶硅位于外延片的表面与沟槽内，再对位于外延片表面的多晶硅进行氧化处理，以使位于外延片表面的多晶硅转变为氧化层，最后利用腐蚀液将介质层与氧化层去除，并保留位于沟槽内的介质层与多晶硅。本申请提供的多晶硅去除方法与扩散炉具有去除速率快，成本低，且不会造成多晶硅损伤，均匀性更好的优点。
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公开(公告)号：CN116564806A
公开(公告)日：2023-08-08
申请号：CN202310821468.6
申请日：2023-07-06
Applicant: 捷捷微电(南通)科技有限公司
IPC: H01L21/28 , H01L29/423
Abstract: 本发明的实施例提供了一种增加沟槽底部氧化层厚度的方法，涉及半导体技术领域。增加沟槽底部氧化层厚度的方法包括：S1：在硅片上刻蚀出硅沟槽；S2：在硅片上以及硅沟槽内生长缓冲氧化层；S3：在缓冲氧化层上生长第一多晶硅淀积层、并掺杂；S4：刻蚀缓冲氧化层上的第一多晶硅淀积层；S5：在第一多晶硅淀积层上生长低温氧化层。增加沟槽底部氧化层厚度的方法利用掺杂多晶硅氧化速度比单晶硅氧化速度快的特性，在硅沟槽的底部保留适量的掺杂多晶硅，再经过氧化后硅沟槽底部形成的低温氧化层会明显比硅沟槽侧壁的低温氧化层厚，可以有效提高硅沟槽底部的低温氧化层的厚度，提高沟槽产品底部氧化层的厚度和质量。
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公开(公告)号：CN220895512U
公开(公告)日：2024-05-03
申请号：CN202322261030.5
申请日：2023-08-21
Applicant: 捷捷微电(南通)科技有限公司 , 东南大学
IPC: H01L29/06 , H01L29/20 , H01L29/778
Abstract: 本申请实施例提供一种氮化镓功率器件，涉及半导体器件结构技术领域。本氮化镓功率器件包括逐层设置的衬底、缓冲层、势垒层。势垒层的远离衬底的一面间隔设置有P型氮化镓层和漏极金属，P型氮化镓层的远离衬底的一面设置有栅极金属；在势垒层的远离衬底的一面，且在栅极金属和漏极金属之间，设置有钝化层；在钝化层和势垒层之间的部分区域，或在钝化层的远离势垒层的一面的部分区域，设置有高K介质层。高K介质层能起到将电极边缘或场板边缘的电场峰值降低的作用，获得更为均匀的电场分布，提高器件的耐压。
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公开(公告)号：CN220367919U
公开(公告)日：2024-01-19
申请号：CN202321487819.6
申请日：2023-06-12
Applicant: 捷捷微电(南通)科技有限公司
Abstract: 本实用新型提供了一种沟槽氧化层结构及电子设备，涉及半导体技术领域；沟槽氧化层结构包括：外延片；位于外延层外的沟槽；填充于沟槽内的第一多晶硅层、第二多晶硅层以及氧化层；第二多晶硅层包括第一多晶硅区，第二多晶硅区；第一多晶硅区位于第二多晶硅区下方；其中第一多晶硅层、第一多晶硅区、第二多晶硅区的宽度依次增大，且第二多晶硅区与第一多晶硅区宽度的差值，大于第一多晶硅区与第一多晶硅层宽度的差值；本实用新型通过栅极多晶硅构建场板耗尽层，可使用掺杂浓度更高的外延层材料，从而降低半导体器件的导通电阻。
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